JPH01268220A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH01268220A JPH01268220A JP63096224A JP9622488A JPH01268220A JP H01268220 A JPH01268220 A JP H01268220A JP 63096224 A JP63096224 A JP 63096224A JP 9622488 A JP9622488 A JP 9622488A JP H01268220 A JPH01268220 A JP H01268220A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- clock
- signal
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 abstract 2
- 230000008030 elimination Effects 0.000 abstract 2
- 238000003379 elimination reaction Methods 0.000 abstract 2
- 230000007257 malfunction Effects 0.000 abstract 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、電気的パルスを発生する、パルス発生回路に
関する。
関する。
［従来の技術］
従来のパルス発生回路は、短い人力幅、例えばノイズ等
の人力にもパルスを発生するものであった。第３図は、
従来技術の回路側図と、そのタイミング図である。第３
図（ａ）において、３０１は人力信号、３０２は同期ク
ロックであり、３０６はスレーブ側Ｑ出力３０３が同期
クロック３０２の立ち上がりで変化する、Ｄ型フリップ
フロップ（以下Ｄ−ＦＦと呼ぶ）である。３０７は、同
期クロック３０２の立ち下がりで読み込み、“Ｈ°°レ
ベルでデータを保持するＤ型ラッチ（以下Ｄ−ＬＴとよ
ぶ）である。３０８は、Ｄ−ＦＦのＱ出力３０３を反転
するインバータであり、その出力はＤ−ＬＴのＤに入力
される。３０９は、Ｄ−ＦＦのＱ出力３０３と、Ｄ−Ｌ
Ｔ３０７のＭ出力３０４との論理積であり、パルス出力
３０５を出力する。
の人力にもパルスを発生するものであった。第３図は、
従来技術の回路側図と、そのタイミング図である。第３
図（ａ）において、３０１は人力信号、３０２は同期ク
ロックであり、３０６はスレーブ側Ｑ出力３０３が同期
クロック３０２の立ち上がりで変化する、Ｄ型フリップ
フロップ（以下Ｄ−ＦＦと呼ぶ）である。３０７は、同
期クロック３０２の立ち下がりで読み込み、“Ｈ°°レ
ベルでデータを保持するＤ型ラッチ（以下Ｄ−ＬＴとよ
ぶ）である。３０８は、Ｄ−ＦＦのＱ出力３０３を反転
するインバータであり、その出力はＤ−ＬＴのＤに入力
される。３０９は、Ｄ−ＦＦのＱ出力３０３と、Ｄ−Ｌ
Ｔ３０７のＭ出力３０４との論理積であり、パルス出力
３０５を出力する。
第３図（ｂ）は、タイミング図であり、人力信号３０１
において、前半の入力に対しては、期待通りのパルスを
発生していることを示し、後半のような意味の無いノイ
ズにも正常なパルス出力３０５を発生することを示して
いる。
において、前半の入力に対しては、期待通りのパルスを
発生していることを示し、後半のような意味の無いノイ
ズにも正常なパルス出力３０５を発生することを示して
いる。
［発明が解決しようとする課題１
即ち、従来の技術では、ノイズのような意味の無い信号
に対し、誤動作するという問題点を有する。そこで本発
明は、この様な問題点を解決するもので、その目的は、
ノイズのような意味の無い信号に対し、誤動作しないパ
ルス発生回路を提供するところにある。
に対し、誤動作するという問題点を有する。そこで本発
明は、この様な問題点を解決するもので、その目的は、
ノイズのような意味の無い信号に対し、誤動作しないパ
ルス発生回路を提供するところにある。
［課題を解決するための手段］
本発明のパルス発生回路は、
ａ）入力信号のノイズを除去するとともに、該入力信号
を同期クロックに同期させるノイズ除去回路と ｂ）該ノイズ除去回路から出力される同期化信号の変化
時に、パルスを形成するパルス形成回路から成ることを
特徴とする。
を同期クロックに同期させるノイズ除去回路と ｂ）該ノイズ除去回路から出力される同期化信号の変化
時に、パルスを形成するパルス形成回路から成ることを
特徴とする。
［実 施 例］
第１図は、本発明の実施例におけるブロック図である。
１０１は、入力信号であり、ノイズ除去回路１０６にお
いて、同期クロック１０２により同期化信号１０３に変
換されると同時にノイズが除去される。パルス形成回路
１０７は、同期化信号１０３の変化時にパルス出力１０
４を発生する。そのパルス出力１０４のパルス幅は、幅
制御クロック１０５によって決定される。なお、簡略化
のため、同期クロック１０２と幅制御クロック１０５は
、同一信号であってもよい。
いて、同期クロック１０２により同期化信号１０３に変
換されると同時にノイズが除去される。パルス形成回路
１０７は、同期化信号１０３の変化時にパルス出力１０
４を発生する。そのパルス出力１０４のパルス幅は、幅
制御クロック１０５によって決定される。なお、簡略化
のため、同期クロック１０２と幅制御クロック１０５は
、同一信号であってもよい。
第２図は、実施例における具体的回路図である。２１２
は、ノイズ除去回路であり、２１３は、パルス形成回路
である。２０８は、マスター側にのみリセットが有効で
あるマスターリセット付きＤ−ＦＦであり、リセット入
力” Ｒ（Ｍ） ”に入力信号２０１が入力されている
。また、クロック人力゛Ｃ゛に同期クロック２０２が入
力され、データ入力２０３は、” Ｈ”レベルに固定さ
れている。２０９は、Ｄ−ＬＴであり、Ｄ−ＦＦ２０８
のＱ出力２０４がデータ人力“°Ｄ°°に入力されてい
る。クロック人力“Ｃｏｏには、同期クロック２０２が
入力されている。Ｍ出力には、入力信号の同期化信号２
０５を出力する。２１０もＤ−ＬＴであり、データ入力
“Ｄ”には同期化信号２０５の反転信号が入力されてい
る。クロック入力°°Ｃには、同期クロック２０２の反
転信号が入力されている。２０７は、同期化信号２０５
と、Ｄ−ＬＴ２１０のＭ出力２０６との論理積であり、
パルス出力２１１を出力する。
は、ノイズ除去回路であり、２１３は、パルス形成回路
である。２０８は、マスター側にのみリセットが有効で
あるマスターリセット付きＤ−ＦＦであり、リセット入
力” Ｒ（Ｍ） ”に入力信号２０１が入力されている
。また、クロック人力゛Ｃ゛に同期クロック２０２が入
力され、データ入力２０３は、” Ｈ”レベルに固定さ
れている。２０９は、Ｄ−ＬＴであり、Ｄ−ＦＦ２０８
のＱ出力２０４がデータ人力“°Ｄ°°に入力されてい
る。クロック人力“Ｃｏｏには、同期クロック２０２が
入力されている。Ｍ出力には、入力信号の同期化信号２
０５を出力する。２１０もＤ−ＬＴであり、データ入力
“Ｄ”には同期化信号２０５の反転信号が入力されてい
る。クロック入力°°Ｃには、同期クロック２０２の反
転信号が入力されている。２０７は、同期化信号２０５
と、Ｄ−ＬＴ２１０のＭ出力２０６との論理積であり、
パルス出力２１１を出力する。
第２図（ｂ）は、そのタイミング図である。入力信号２
０１は、通常” Ｌ ”レベルであり、“Ｈ”レベルが
意味のある信号である。入力信号２０１が“Ｈ”レベル
になると、Ｄ−ＦＦ２０８のマスター側が、リセット解
除される。同期クロック２０２の゛Ｌ°ルベルでデータ
入力２．０’３のＨ”レベルがＤ−ＦＦ２０８のマスタ
ー側に読み込まれる。その結果、Ｄ−ＦＦ２０８のＱ出
力２０４は、同期クロック２０２の立ち上がりで、”
Ｈ”レベルに変化する。そのＱ出力２０４の変化は、Ｄ
−ＬＴ２０９によって同期クロック２０２の半クロック
だけ遅れた形で、同期化信号２０５に出力される。一方
Ｄ−ＬＴ２１０のＭ出力２０６は、入力信号が°゛Ｌ”
レベルにあるとき、” Ｈ”レベルになっており、同期
化信号２０５が“Ｈ°゛レベルになったとき、論理積２
０７の条件が揃い、パルス出力２１１が、立ち上がる。
０１は、通常” Ｌ ”レベルであり、“Ｈ”レベルが
意味のある信号である。入力信号２０１が“Ｈ”レベル
になると、Ｄ−ＦＦ２０８のマスター側が、リセット解
除される。同期クロック２０２の゛Ｌ°ルベルでデータ
入力２．０’３のＨ”レベルがＤ−ＦＦ２０８のマスタ
ー側に読み込まれる。その結果、Ｄ−ＦＦ２０８のＱ出
力２０４は、同期クロック２０２の立ち上がりで、”
Ｈ”レベルに変化する。そのＱ出力２０４の変化は、Ｄ
−ＬＴ２０９によって同期クロック２０２の半クロック
だけ遅れた形で、同期化信号２０５に出力される。一方
Ｄ−ＬＴ２１０のＭ出力２０６は、入力信号が°゛Ｌ”
レベルにあるとき、” Ｈ”レベルになっており、同期
化信号２０５が“Ｈ°゛レベルになったとき、論理積２
０７の条件が揃い、パルス出力２１１が、立ち上がる。
同期化信号２０５が、” Ｈ”レベルになってから同期
クロック２０２の立ち上がりで、Ｄ−ＬＴ２１０のＭ出
力２０６は、” Ｌ ”レベルになる。その結果パルス
出力２１１は、” Ｌ ”レベルになる。即ち、第２図
（ｂ）に示すようにパルス出力２１１は、同期クロック
２０２の半クロック２０２の幅の出力パルスを発生する
。
クロック２０２の立ち上がりで、Ｄ−ＬＴ２１０のＭ出
力２０６は、” Ｌ ”レベルになる。その結果パルス
出力２１１は、” Ｌ ”レベルになる。即ち、第２図
（ｂ）に示すようにパルス出力２１１は、同期クロック
２０２の半クロック２０２の幅の出力パルスを発生する
。
また、入力信号２０１が、第２図（ｂ）に示すようにパ
ルス出力２１１が、” Ｈ”レベルのときに、“Ｌ°ル
ベルになっても、Ｄ−ＦＦ２０８のマスター側にリセッ
トがかかるだけで、Ｑ出力２０４は、変化しないため、
パルス出力２１１は、正規のパルス幅を出力する。即ち
、パルス出力２１１は、正規のパルス幅を持たないパル
スは発生しない。
ルス出力２１１が、” Ｈ”レベルのときに、“Ｌ°ル
ベルになっても、Ｄ−ＦＦ２０８のマスター側にリセッ
トがかかるだけで、Ｑ出力２０４は、変化しないため、
パルス出力２１１は、正規のパルス幅を出力する。即ち
、パルス出力２１１は、正規のパルス幅を持たないパル
スは発生しない。
また、入力信号２０１に、第２図（ｂ）に示すように、
意味のある信号の幅が、同期クロック２０２の半クロッ
クより短いとき、同期化クロック２０５は、変化しない
ため、パルス出力２１１は、パルスを発生しない。即ち
、ノイズのような短いパルスに対しては、出力パルスを
発生しない。
意味のある信号の幅が、同期クロック２０２の半クロッ
クより短いとき、同期化クロック２０５は、変化しない
ため、パルス出力２１１は、パルスを発生しない。即ち
、ノイズのような短いパルスに対しては、出力パルスを
発生しない。
〔発明の効果１
以上のように、本発明は、同期クロックの半クロツク以
上の幅を持つ入力信号に対してのみ正規のパルス出力を
発生し、ノイズには応答しないパルス発生回路を提供す
ることができノイズに強い機器の実現に大きく寄与する
効果を有する。
上の幅を持つ入力信号に対してのみ正規のパルス出力を
発生し、ノイズには応答しないパルス発生回路を提供す
ることができノイズに強い機器の実現に大きく寄与する
効果を有する。
第１図は、本発明の実施例におけるブロック図。第２図
（ａ）（ｂ）は、本発明の実施例における具体的回路図
。第３図（ａ）（ｂ）は、従来の技術における回路図。 １０１・・・入力信号 １０２・・・同期クロック １０３・・・同期化信号 １０４・・・パルス出力 １０５・・・幅制御クロック １０６・・・ノイズ除去回路 １０７・・・パルス形成回路 ２０１・・・入力信号 ２０２・・・同期クロック ２０３・・・データ人力 ２０４ ・−・Ｄ−ＦＦ２０８Ｑ出カ ２０５・・・同期化信号 ２０６−− ・Ｄ−Ｌ７２１０Ｍ出力 ２０７・・・論理積 ２０８・・・マスターリセット付Ｄ−ＦＦ２０９・・・
Ｄ−ＬＴ ２１０・・・Ｄ−ＬＴ ２１１・・・パルス出力 ２１２・・・ノイズ除去回路 ２１３・・・パルス形成回路 ３０１・・・人力信号 ３０２・・・同期クロック ３０３ ・・Ｄ−ＦＦ３ｏ６スレーブ側。出力 ３０４・・・Ｄ−ＬＴ３０７Ｍ出力 ３０５・・・パルス出力 ３０６・・・Ｄ−ＦＦ ３０７・・・Ｄ−ＬＴ ３０８・・・インパーク ３０９・・・論理積 以上 出願人 セイコーエプソン株式会社
（ａ）（ｂ）は、本発明の実施例における具体的回路図
。第３図（ａ）（ｂ）は、従来の技術における回路図。 １０１・・・入力信号 １０２・・・同期クロック １０３・・・同期化信号 １０４・・・パルス出力 １０５・・・幅制御クロック １０６・・・ノイズ除去回路 １０７・・・パルス形成回路 ２０１・・・入力信号 ２０２・・・同期クロック ２０３・・・データ人力 ２０４ ・−・Ｄ−ＦＦ２０８Ｑ出カ ２０５・・・同期化信号 ２０６−− ・Ｄ−Ｌ７２１０Ｍ出力 ２０７・・・論理積 ２０８・・・マスターリセット付Ｄ−ＦＦ２０９・・・
Ｄ−ＬＴ ２１０・・・Ｄ−ＬＴ ２１１・・・パルス出力 ２１２・・・ノイズ除去回路 ２１３・・・パルス形成回路 ３０１・・・人力信号 ３０２・・・同期クロック ３０３ ・・Ｄ−ＦＦ３ｏ６スレーブ側。出力 ３０４・・・Ｄ−ＬＴ３０７Ｍ出力 ３０５・・・パルス出力 ３０６・・・Ｄ−ＦＦ ３０７・・・Ｄ−ＬＴ ３０８・・・インパーク ３０９・・・論理積 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 【特許請求の範囲】 ａ）入力信号のノイズを除去するとともに、該入力信号
を同期クロックに同期させるノイズ除去回路と ｂ）該ノイズ除去回路から出力される同期化信号の変化
時に、パルスを形成するパルス形成回路から成ることを
特徴としたパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096224A JPH01268220A (ja) | 1988-04-19 | 1988-04-19 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63096224A JPH01268220A (ja) | 1988-04-19 | 1988-04-19 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01268220A true JPH01268220A (ja) | 1989-10-25 |
Family
ID=14159263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63096224A Pending JPH01268220A (ja) | 1988-04-19 | 1988-04-19 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01268220A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774003A (en) * | 1996-10-09 | 1998-06-30 | National Semiconductor Corporation | Flip-flop cell having clock skew protection |
| US5774475A (en) * | 1996-12-05 | 1998-06-30 | National Semiconductor Corporation | Testing scheme that re-uses original stimulus for testing circuitry embedded within a larger circuit |
| JP2007088712A (ja) * | 2005-09-21 | 2007-04-05 | Seiko Instruments Inc | ノイズフィルタ回路 |
| JP2009010827A (ja) * | 2007-06-29 | 2009-01-15 | Toyota Central R&D Labs Inc | ノイズ除去回路及びそれを備えたコンパレータ回路 |
| JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
-
1988
- 1988-04-19 JP JP63096224A patent/JPH01268220A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774003A (en) * | 1996-10-09 | 1998-06-30 | National Semiconductor Corporation | Flip-flop cell having clock skew protection |
| US5774475A (en) * | 1996-12-05 | 1998-06-30 | National Semiconductor Corporation | Testing scheme that re-uses original stimulus for testing circuitry embedded within a larger circuit |
| JP2007088712A (ja) * | 2005-09-21 | 2007-04-05 | Seiko Instruments Inc | ノイズフィルタ回路 |
| JP2009010827A (ja) * | 2007-06-29 | 2009-01-15 | Toyota Central R&D Labs Inc | ノイズ除去回路及びそれを備えたコンパレータ回路 |
| JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
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