JPH04253416A - 基準信号発生回路 - Google Patents
基準信号発生回路Info
- Publication number
- JPH04253416A JPH04253416A JP3009761A JP976191A JPH04253416A JP H04253416 A JPH04253416 A JP H04253416A JP 3009761 A JP3009761 A JP 3009761A JP 976191 A JP976191 A JP 976191A JP H04253416 A JPH04253416 A JP H04253416A
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- Japan
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- output
- clock
- signal
- reference signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理回
路において、任意のパルス幅の入力信号に対してクロッ
クに同期した基準信号を発生する基準信号発生回路に関
する。
路において、任意のパルス幅の入力信号に対してクロッ
クに同期した基準信号を発生する基準信号発生回路に関
する。
【０００２】
【従来の技術】通常、基準信号を発生させるには、図３
に示すような回路が用いられる。図４は図３要部の波形
図である。以下図３，図４を用いて、回路の動作を説明
する。図３において、６はクロックと非同期で任意のパ
ルス幅を持つ信号の入力端子、７はクロック端子、８は
入力端子６から入力された信号の“Ｌｏｗ”パルスを取
り込むことによって、クロックに同期した出力Ｑを“Ｌ
ｏｗ”に固定するＤ−ＦＦ、９はＤ−ＦＦ８の出力を１
クロック分遅らせて保持するＤ−ＦＦ、１０はＤ−ＦＦ
８の出力とＤ−ＦＦ９の反転出力とのＮＡＮＤをとるゲ
ート、１１は出力端子である。
に示すような回路が用いられる。図４は図３要部の波形
図である。以下図３，図４を用いて、回路の動作を説明
する。図３において、６はクロックと非同期で任意のパ
ルス幅を持つ信号の入力端子、７はクロック端子、８は
入力端子６から入力された信号の“Ｌｏｗ”パルスを取
り込むことによって、クロックに同期した出力Ｑを“Ｌ
ｏｗ”に固定するＤ−ＦＦ、９はＤ−ＦＦ８の出力を１
クロック分遅らせて保持するＤ−ＦＦ、１０はＤ−ＦＦ
８の出力とＤ−ＦＦ９の反転出力とのＮＡＮＤをとるゲ
ート、１１は出力端子である。
【０００３】上記各構成要素の関係と動作は、まず入力
信号が１段目のＤ−ＦＦ８に入力され、クロックに同期
した信号ｈが出力される。Ｄ−ＦＦ８から出力された信
号ｈが２段目のＤ−ＦＦ９に入力され、１クロック分遅
れた反転信号ｉが出力される。Ｄ−ＦＦ８からの出力信
号ｈとＤ−ＦＦ９からの出力信号ｉをＮＡＮＤゲート１
０に入力することによって、クロックに同期した基準信
号ｊを発生する。
信号が１段目のＤ−ＦＦ８に入力され、クロックに同期
した信号ｈが出力される。Ｄ−ＦＦ８から出力された信
号ｈが２段目のＤ−ＦＦ９に入力され、１クロック分遅
れた反転信号ｉが出力される。Ｄ−ＦＦ８からの出力信
号ｈとＤ−ＦＦ９からの出力信号ｉをＮＡＮＤゲート１
０に入力することによって、クロックに同期した基準信
号ｊを発生する。
【０００４】
【発明が解決しようとする課題】このような従来の回路
ではクロックのパルス幅よりも狭いパルス幅の信号が入
力された場合、Ｄ−ＦＦ８はクロックの立ち上がりで入
力信号を取り込むことができないために、信号ｈは“Ｈ
ｉｇｈ”の状態を保持し、基準信号が発生されない。
ではクロックのパルス幅よりも狭いパルス幅の信号が入
力された場合、Ｄ−ＦＦ８はクロックの立ち上がりで入
力信号を取り込むことができないために、信号ｈは“Ｈ
ｉｇｈ”の状態を保持し、基準信号が発生されない。
【０００５】本発明は上記問題を解決するもので、任意
のパルス幅の入力信号に対してクロックに同期した基準
信号を発生する回路を提供することを目的としている。
のパルス幅の入力信号に対してクロックに同期した基準
信号を発生する回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するために、入力信号によって出力を変化させる出力変
化手段と、前記出力変化手段をクロックに同期して取り
込み保持する保持手段と、前記保持手段の出力に応じて
、前記出力変化手段の出力を再度変化させる出力再変化
手段とを備えてなるものである。
するために、入力信号によって出力を変化させる出力変
化手段と、前記出力変化手段をクロックに同期して取り
込み保持する保持手段と、前記保持手段の出力に応じて
、前記出力変化手段の出力を再度変化させる出力再変化
手段とを備えてなるものである。
【０００７】
【作用】上記構成において、たとえば、出力変化手段と
してＲＳ−ＦＦ、保持手段としてＤ−ＦＦを用いると、
任意のパルス幅を持つ信号がＲＳ−ＦＦに入力されたと
きの信号をＤ−ＦＦで保持し、Ｄ−ＦＦの反転出力をＲ
Ｓ−ＦＦにフィードバックすることによって、クロック
に同期した基準信号を発生する。
してＲＳ−ＦＦ、保持手段としてＤ−ＦＦを用いると、
任意のパルス幅を持つ信号がＲＳ−ＦＦに入力されたと
きの信号をＤ−ＦＦで保持し、Ｄ−ＦＦの反転出力をＲ
Ｓ−ＦＦにフィードバックすることによって、クロック
に同期した基準信号を発生する。
【０００８】
【実施例】以下、本発明の一実施例について図１および
図２を参照しながら説明する。図１は１個の保持手段を
有する本発明の実施例であり（特許請求の範囲で記載し
ている保持手段は、ｎ個のＤ−ＦＦを表している）、図
２は図１要部の波形図である。図１において、１はクロ
ックと非同期で任意のパルス幅を持つ信号の入力端子、
２はクロック端子、３は入力端子１から入力された信号
の“Ｌｏｗ”パルスをＳＥＴ端子に取り込むことによっ
て出力Ｑを“Ｈｉｇｈ”に固定し、またＤ−ＦＦ４の反
転出力の“Ｌｏｗ”パルスをＲＥＳＥＴ端子に取り込む
ことによって出力Ｑを“Ｌｏｗ”に固定するＲＳ−ＦＦ
、４はＲＳ−ＦＦ３の出力をクロックに同期して保持す
るＤ−ＦＦ、５は出力端子である。
図２を参照しながら説明する。図１は１個の保持手段を
有する本発明の実施例であり（特許請求の範囲で記載し
ている保持手段は、ｎ個のＤ−ＦＦを表している）、図
２は図１要部の波形図である。図１において、１はクロ
ックと非同期で任意のパルス幅を持つ信号の入力端子、
２はクロック端子、３は入力端子１から入力された信号
の“Ｌｏｗ”パルスをＳＥＴ端子に取り込むことによっ
て出力Ｑを“Ｈｉｇｈ”に固定し、またＤ−ＦＦ４の反
転出力の“Ｌｏｗ”パルスをＲＥＳＥＴ端子に取り込む
ことによって出力Ｑを“Ｌｏｗ”に固定するＲＳ−ＦＦ
、４はＲＳ−ＦＦ３の出力をクロックに同期して保持す
るＤ−ＦＦ、５は出力端子である。
【０００９】上記各構成要素の関係と動作を説明する。
入力信号ｂが“Ｈｉｇｈ”から“Ｌｏｗ”に変化したと
き、ＲＳ−ＦＦ３のＱ出力ｃは“Ｈｉｇｈ”に固定され
、Ｄ−ＦＦ４のクロックの立ち上がりによって取り込ま
れ、Ｄ−ＦＦ４のＱ出力は“Ｈｉｇｈ”になる。またＤ
−ＦＦ４の反転出力ｄは“Ｌｏｗ”になり、この信号を
ＲＳ−ＦＦ３のＲＥＳＥＴ端子に入力することによって
、ＲＳ−ＦＦ３の出力Ｑは“Ｌｏｗ”に固定され、Ｄ−
ＦＦ４のクロックの立ち上がりによって取り込まれ、Ｄ
−ＦＦ４のＱ出力は“Ｌｏｗ”になる。このように本発
明の実施例の基準信号発生回路によれば、クロックと非
同期で任意のパルス幅を持った信号が入力されても、ク
ロックに同期した１クロック幅の基準信号をつくること
ができる。
き、ＲＳ−ＦＦ３のＱ出力ｃは“Ｈｉｇｈ”に固定され
、Ｄ−ＦＦ４のクロックの立ち上がりによって取り込ま
れ、Ｄ−ＦＦ４のＱ出力は“Ｈｉｇｈ”になる。またＤ
−ＦＦ４の反転出力ｄは“Ｌｏｗ”になり、この信号を
ＲＳ−ＦＦ３のＲＥＳＥＴ端子に入力することによって
、ＲＳ−ＦＦ３の出力Ｑは“Ｌｏｗ”に固定され、Ｄ−
ＦＦ４のクロックの立ち上がりによって取り込まれ、Ｄ
−ＦＦ４のＱ出力は“Ｌｏｗ”になる。このように本発
明の実施例の基準信号発生回路によれば、クロックと非
同期で任意のパルス幅を持った信号が入力されても、ク
ロックに同期した１クロック幅の基準信号をつくること
ができる。
【００１０】
【発明の効果】以上の実施例から明らかなように、本発
明によれば任意のパルス幅の信号が入力されても、クロ
ックに同期した信号を発生することができる基準信号発
生回路を提供できる。
明によれば任意のパルス幅の信号が入力されても、クロ
ックに同期した信号を発生することができる基準信号発
生回路を提供できる。
【図１】本発明の一実施例の基準信号発生回路の回路図
【図２】図１の要部波形図
【図３】従来の基準信号発生回路の回路図
【図４】図３
の要部波形図
の要部波形図
１ 入力端子
２ クロック端子
３ ＲＳ−ＦＦ
４ Ｄ−ＦＦ
５ 出力端子
Claims (1)
- 【請求項１】入力信号によって出力を変化させる出力変
化手段と、前記出力変化手段をクロックに同期して取り
込み保持する保持手段と、前記保持手段の出力に応じて
、前記出力変化手段の出力を再度変化させる出力再変化
手段とを備えた基準信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3009761A JPH04253416A (ja) | 1991-01-30 | 1991-01-30 | 基準信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3009761A JPH04253416A (ja) | 1991-01-30 | 1991-01-30 | 基準信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04253416A true JPH04253416A (ja) | 1992-09-09 |
Family
ID=11729263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3009761A Pending JPH04253416A (ja) | 1991-01-30 | 1991-01-30 | 基準信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04253416A (ja) |
-
1991
- 1991-01-30 JP JP3009761A patent/JPH04253416A/ja active Pending
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