JPH01269132A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH01269132A JPH01269132A JP63098619A JP9861988A JPH01269132A JP H01269132 A JPH01269132 A JP H01269132A JP 63098619 A JP63098619 A JP 63098619A JP 9861988 A JP9861988 A JP 9861988A JP H01269132 A JPH01269132 A JP H01269132A
- Authority
- JP
- Japan
- Prior art keywords
- input
- latch
- address
- output
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、１チツプマイクロコンピユータに関するもの
である。
である。
従来の技術
従来のプログラムが格納されているメモリのアクセス回
路は、第３図に示すように、プログラム・カウンタ・バ
ス（以下、ＰＣ−バスと呼ぶ）１にトライスティト・バ
ッファ１１を通じて、プログラムカウンタラッチ（以下
、ＰＣ−ラッチと記す）の内容が乗り、このＰＣ−ラッ
チ２の入力はＰＣ−バス１となっている。また、ＰＣ−
バス１にトライスティト・バッファ２０を通じて、プロ
グラム・アドレスを蓄えておくメモリ・アレイのプログ
ラムカウンタスタック（以下、ＰＣ−スタックと記す）
３の内容が乗り、このＰＣ−スタック３の入力はＰＣ−
バス１になっている。ＰＣ−バス１を入力としたフィー
ドバックラッチ（以下、ＦＢ−ラッチと記す）５の出力
が加算器４の一方の加算入力となり、この加算器４の被
加算数としての入力は、アドレス入力Ａの端子７とアド
レス・インクリメント用の”１”データを入力する入力
端子６とのいずれかを選択するマルチプレックサ１０の
出力に接続されている。加算器４の出力は加算結果を一
時保持するアダーラッチ（以下、ＡＤ−ラッチと記す）
８に接続され、このＡＤ−ラッチ８の内容はトライステ
ィト・バッファ２１を介してＰＣ−バス１に乗せられる
。そのうえ、ＰＣ−バス１へは、前記アドレス入力Ａの
端子７とその他アドレス・モードの入力となるアドレス
入力Ｂの入力端子９のデータとを、それぞれトライステ
ィト・バッファ２２．２３を介して、乗せる。
路は、第３図に示すように、プログラム・カウンタ・バ
ス（以下、ＰＣ−バスと呼ぶ）１にトライスティト・バ
ッファ１１を通じて、プログラムカウンタラッチ（以下
、ＰＣ−ラッチと記す）の内容が乗り、このＰＣ−ラッ
チ２の入力はＰＣ−バス１となっている。また、ＰＣ−
バス１にトライスティト・バッファ２０を通じて、プロ
グラム・アドレスを蓄えておくメモリ・アレイのプログ
ラムカウンタスタック（以下、ＰＣ−スタックと記す）
３の内容が乗り、このＰＣ−スタック３の入力はＰＣ−
バス１になっている。ＰＣ−バス１を入力としたフィー
ドバックラッチ（以下、ＦＢ−ラッチと記す）５の出力
が加算器４の一方の加算入力となり、この加算器４の被
加算数としての入力は、アドレス入力Ａの端子７とアド
レス・インクリメント用の”１”データを入力する入力
端子６とのいずれかを選択するマルチプレックサ１０の
出力に接続されている。加算器４の出力は加算結果を一
時保持するアダーラッチ（以下、ＡＤ−ラッチと記す）
８に接続され、このＡＤ−ラッチ８の内容はトライステ
ィト・バッファ２１を介してＰＣ−バス１に乗せられる
。そのうえ、ＰＣ−バス１へは、前記アドレス入力Ａの
端子７とその他アドレス・モードの入力となるアドレス
入力Ｂの入力端子９のデータとを、それぞれトライステ
ィト・バッファ２２．２３を介して、乗せる。
以下、サブルーチンへのジャンプと、サブルーチンから
の復帰について示す。また、このときのタイミング・チ
ャートを第４図（ａ）に示す。サブルーチンへのジャン
プでは、プログラム実行アドレスの値ｍが、ＰＣ−ラッ
チ２に格納され、ＰＣ−バス１を介して、サブルーチン
実行時のアドレス・データのスタックであるＰＣ−スタ
ック３および、加算器４の一方の入力データ保持用であ
るＦＢ−ラッチ５に、同時に転送される。ＦＢ−ラッチ
５の値がｍと確定した後に、加算器４は、このＦＢ−ラ
ッチ５の値と入力端子６の”１”データまたは、相対ア
ドレス計算用入力である入力端子７のアドレス入力Ａと
を基に、つぎのプログラムが実行すべきアドレスを計算
し、計算確定後に加算結果を、ＡＤ−ラッチ８に転送・
保持する。プログラムの実行の流れによって、加算結果
または、入力端子９のアドレス入力Ｂの何れかを選択し
、再びＰＣ−バス１を介して、ＰＣ−ラッチ２にデータ
を格納するが、サブルーチンへのジャンプの場合は、入
力端子９のアドレス入力ＢのデータをＰＣ−ラッチ２に
格納することになる。
の復帰について示す。また、このときのタイミング・チ
ャートを第４図（ａ）に示す。サブルーチンへのジャン
プでは、プログラム実行アドレスの値ｍが、ＰＣ−ラッ
チ２に格納され、ＰＣ−バス１を介して、サブルーチン
実行時のアドレス・データのスタックであるＰＣ−スタ
ック３および、加算器４の一方の入力データ保持用であ
るＦＢ−ラッチ５に、同時に転送される。ＦＢ−ラッチ
５の値がｍと確定した後に、加算器４は、このＦＢ−ラ
ッチ５の値と入力端子６の”１”データまたは、相対ア
ドレス計算用入力である入力端子７のアドレス入力Ａと
を基に、つぎのプログラムが実行すべきアドレスを計算
し、計算確定後に加算結果を、ＡＤ−ラッチ８に転送・
保持する。プログラムの実行の流れによって、加算結果
または、入力端子９のアドレス入力Ｂの何れかを選択し
、再びＰＣ−バス１を介して、ＰＣ−ラッチ２にデータ
を格納するが、サブルーチンへのジャンプの場合は、入
力端子９のアドレス入力ＢのデータをＰＣ−ラッチ２に
格納することになる。
次に、ＰＣ−スタック３に格納されたデータを基に、プ
ログラム実行の流れを変える場合、つまり、サブルーチ
ンからの復帰の場合を示す。また、この時のタイミング
・チャートを第４図（ｂ）に示す。現在実行中のアドレ
スｙはＰＣ−バス１に乗らず、ＰＣ−スタック３内に格
納されたアドレス・データｍがＰＣ−バス１を介して、
ＦＢ−ラッチ５へ転送され、尚且つ、このＦＢ−ラッチ
５の値が確定後、加算器４の一方の入力となり、他方の
被加算値として、マルチプレックサ１０により、入力端
子６の”１”データ入力の値が選択され、加算結果（ｍ
＋ １ ）がＡＤ−ラッチ８に転送・保持される。この
後、ＰＣ−バス１を介してｍ＋１の値が、ＰＣ−ラッチ
２に格納され、プログラム実行アドレスがｍ＋１に変わ
り、サブルーチンから復帰したことになる。
ログラム実行の流れを変える場合、つまり、サブルーチ
ンからの復帰の場合を示す。また、この時のタイミング
・チャートを第４図（ｂ）に示す。現在実行中のアドレ
スｙはＰＣ−バス１に乗らず、ＰＣ−スタック３内に格
納されたアドレス・データｍがＰＣ−バス１を介して、
ＦＢ−ラッチ５へ転送され、尚且つ、このＦＢ−ラッチ
５の値が確定後、加算器４の一方の入力となり、他方の
被加算値として、マルチプレックサ１０により、入力端
子６の”１”データ入力の値が選択され、加算結果（ｍ
＋ １ ）がＡＤ−ラッチ８に転送・保持される。この
後、ＰＣ−バス１を介してｍ＋１の値が、ＰＣ−ラッチ
２に格納され、プログラム実行アドレスがｍ＋１に変わ
り、サブルーチンから復帰したことになる。
発明が解決しようとする課題
上記、従来例の構成では、回路が複雑で、配線が多く制
御が難しい。その上、ＰＣ−バスへの接続回路が多いた
め、ＰＣ−バスの静電負荷容量が大きく、高速に動作さ
せることが困難であった。
御が難しい。その上、ＰＣ−バスへの接続回路が多いた
め、ＰＣ−バスの静電負荷容量が大きく、高速に動作さ
せることが困難であった。
また、配線が多いと半導体では、それだけチップ面積が
大きくなり、コスト高になってしまう。本発明はこれら
の問題点を解決するもので、回路規模を小さくし、且つ
、制御の簡素化と、ＰＣ−バスへの負荷容量の軽減とを
目的とする。
大きくなり、コスト高になってしまう。本発明はこれら
の問題点を解決するもので、回路規模を小さくし、且つ
、制御の簡素化と、ＰＣ−バスへの負荷容量の軽減とを
目的とする。
課題を解決するための手段
本発明は、上記従来の問題を解決するため、プログラム
が格納されているメモリ・アドレスを指示するＡＤ−ラ
ッチと前記ＡＤ−ラッチの出力を入力とする一時記憶用
ラッチと、前記一時記憶用ラッチの出力が、各種アドレ
ス・モード用のアドレス入力データとマルチプレックス
され、キャリー入力のある加算器の一方に加算値として
入力され、また、各種のアドレス・モードの各入力デー
タの内の一つをマルチプレックスして前記加算器の被加
算数値とし、この加算器の出力を入力とし、加算結果を
保持するメモリ・アレイであるＰＣ−スタックと、前記
加算器出力と前記ＰＣ−スタックの出力の一方を選択し
、前記ＡＤ−ラッチの入力を決定するマルチプレックサ
とから構成されたマイクロコンピュータである。
が格納されているメモリ・アドレスを指示するＡＤ−ラ
ッチと前記ＡＤ−ラッチの出力を入力とする一時記憶用
ラッチと、前記一時記憶用ラッチの出力が、各種アドレ
ス・モード用のアドレス入力データとマルチプレックス
され、キャリー入力のある加算器の一方に加算値として
入力され、また、各種のアドレス・モードの各入力デー
タの内の一つをマルチプレックスして前記加算器の被加
算数値とし、この加算器の出力を入力とし、加算結果を
保持するメモリ・アレイであるＰＣ−スタックと、前記
加算器出力と前記ＰＣ−スタックの出力の一方を選択し
、前記ＡＤ−ラッチの入力を決定するマルチプレックサ
とから構成されたマイクロコンピュータである。
作用
本発明によると、ＰＣ−スタックへの書き込むデータを
、通常実行モード中に、計算することができ、各回路の
並列実行度が高まり、且つ、各機能ブロック間の配線に
接続されている回路が少ないため、それらの配線の静電
負荷容量が下がり高速動作しやすくなり、制御も簡素化
できる。
、通常実行モード中に、計算することができ、各回路の
並列実行度が高まり、且つ、各機能ブロック間の配線に
接続されている回路が少ないため、それらの配線の静電
負荷容量が下がり高速動作しやすくなり、制御も簡素化
できる。
実施例
第１図に、本発明の一実施例マイクロコンピュータのブ
ロック図を示す。プログラムが格納されているメモリ・
アドレスを指示する信号線１５は、ＰＣ−ラッチ２の出
力である。このＰＣ−ラッチ２の出力を入力とするＦＢ
−ラッチ５の出力は、キャリー入力付き加算器１６の一
方の加算数としての入力データを選択し出力するマルチ
プレックサ１７の入力ソースの一つになっている。
ロック図を示す。プログラムが格納されているメモリ・
アドレスを指示する信号線１５は、ＰＣ−ラッチ２の出
力である。このＰＣ−ラッチ２の出力を入力とするＦＢ
−ラッチ５の出力は、キャリー入力付き加算器１６の一
方の加算数としての入力データを選択し出力するマルチ
プレックサ１７の入力ソースの一つになっている。
また、このマルチプレックサ１７の他方の入力は、入力
端子２４からの”０”データ入力となっている。マルチ
プレックサ１８は、加算器１６の被加算数としての入力
データを、入力端子７からの相対アドレス・データのア
ドレス入力Ａと入力端子９からの絶対アドレス・データ
のアドレス入力Ｂとのいずれかから選択している。加算
器１６の出力は、プログラム・アドレスを一時退避して
おくメモリのアレイであるＰＣ−スタック３の入力であ
ると共に、ＰＣ−ラッチ２の入力データ・ソースをＰＣ
−スタック３の出力もしくは加算結果のいずれか一方を
選択するマルチプレックサ１９に接続されている。以下
、サブルーチンへのジャンプでは、第２図（ａ）のタイ
ミング・チャートに示すように、プログラム実行アドレ
スの値ｍが、ＰＣ−ラッチ２に格納され、ＰＣ−ラッチ
２の出力（プログラムの格納されているメモリのアドレ
スとして使用される）を、出力１１５を通じて、ＦＢ−
ラッチ５に転送し、マルチレックサ１７を介して、加算
器１６に加算数値として入力し、このキャリー入力付き
加算器１６のキャリーを”１”として被加算数をゼロと
するように、入力端子７のアドレス入力Ａと入力端子９
のアドレス入力Ｂを入力とするマルチプレックサ１８を
制御し、加算結果としてｍ＋１を得るようにする。
端子２４からの”０”データ入力となっている。マルチ
プレックサ１８は、加算器１６の被加算数としての入力
データを、入力端子７からの相対アドレス・データのア
ドレス入力Ａと入力端子９からの絶対アドレス・データ
のアドレス入力Ｂとのいずれかから選択している。加算
器１６の出力は、プログラム・アドレスを一時退避して
おくメモリのアレイであるＰＣ−スタック３の入力であ
ると共に、ＰＣ−ラッチ２の入力データ・ソースをＰＣ
−スタック３の出力もしくは加算結果のいずれか一方を
選択するマルチプレックサ１９に接続されている。以下
、サブルーチンへのジャンプでは、第２図（ａ）のタイ
ミング・チャートに示すように、プログラム実行アドレ
スの値ｍが、ＰＣ−ラッチ２に格納され、ＰＣ−ラッチ
２の出力（プログラムの格納されているメモリのアドレ
スとして使用される）を、出力１１５を通じて、ＦＢ−
ラッチ５に転送し、マルチレックサ１７を介して、加算
器１６に加算数値として入力し、このキャリー入力付き
加算器１６のキャリーを”１”として被加算数をゼロと
するように、入力端子７のアドレス入力Ａと入力端子９
のアドレス入力Ｂを入力とするマルチプレックサ１８を
制御し、加算結果としてｍ＋１を得るようにする。
この値をＰＣ−スタック３に書き込み、その後、サブル
ーチンのアドレス・データが入力されている入力端子９
のアドレス入力Ｂの値Ｘがキャリー入力付き加算器１６
の被加算数値として入力されるように、被加算入力に接
続されたマルチプレックサ１８をコントロールして、キ
ャリー入力はゼロとし、加算数値もゼロとするように、
加算数値入力用のマルチプレックサ１７を制御し、加算
結果としては、被加算データとし入力したＸの値がその
まま出力される。そして、この値が、マルチプレックサ
１９を介して、ＰＣ−ラッチ２に格納されている。
ーチンのアドレス・データが入力されている入力端子９
のアドレス入力Ｂの値Ｘがキャリー入力付き加算器１６
の被加算数値として入力されるように、被加算入力に接
続されたマルチプレックサ１８をコントロールして、キ
ャリー入力はゼロとし、加算数値もゼロとするように、
加算数値入力用のマルチプレックサ１７を制御し、加算
結果としては、被加算データとし入力したＸの値がその
まま出力される。そして、この値が、マルチプレックサ
１９を介して、ＰＣ−ラッチ２に格納されている。
次に、ＰＣ−スタック３に格納されたデータを基に、プ
ログラム実行の流れを変える場合、すなわち、サブルー
チンからの復帰を示す。この時のタイミング・チャート
を第２図（ｂ）に示す。たとえば、現在実行中のアドレ
スの値がｍならば、ＰＣ−ラッチ２の値ｍの時、このＰ
Ｃ−ラッチ２の値はＦＢ−ラッチ１５に転送されるが、
復帰用のアドレス・データが格納されているＰＣ−スタ
ック３からマルチプレックサ１９を介してＰＣ−ラッチ
２へ格納され、結果的にプログラム・アドレスの値は、
ＰＣ−スタック３内にあったｍ＋１になる。
ログラム実行の流れを変える場合、すなわち、サブルー
チンからの復帰を示す。この時のタイミング・チャート
を第２図（ｂ）に示す。たとえば、現在実行中のアドレ
スの値がｍならば、ＰＣ−ラッチ２の値ｍの時、このＰ
Ｃ−ラッチ２の値はＦＢ−ラッチ１５に転送されるが、
復帰用のアドレス・データが格納されているＰＣ−スタ
ック３からマルチプレックサ１９を介してＰＣ−ラッチ
２へ格納され、結果的にプログラム・アドレスの値は、
ＰＣ−スタック３内にあったｍ＋１になる。
発明の効果
本発明によると、ＰＣ−スタック３への書き込み、読み
だしを簡素化できるため、回路ブロックが従来に比べて
減少し、多くの入力ソースを持ったバスが無くなり、各
機能ブロック間配線の静電負荷容量が減少し、より高速
に、簡単に制御できるようになり、且つ、省チップ化が
図られ、極めて有効である。
だしを簡素化できるため、回路ブロックが従来に比べて
減少し、多くの入力ソースを持ったバスが無くなり、各
機能ブロック間配線の静電負荷容量が減少し、より高速
に、簡単に制御できるようになり、且つ、省チップ化が
図られ、極めて有効である。
第１図および第２図は本発明の一実施例マイクロコンピ
ュータのブロック図およびそのタイミング・チャート、
第３図および第４図は従来例マイクロコンピュータのブ
ロック図およびそのタイミング・チャートである。 １・・・・・・ＰＣ−バス、２・・・・・・ＰＣラッチ
、３・・・・・・ＰＣ−スタック、４・・・・・・キャ
リー入力無し加算器、５・・・・・・ＦＢ−ラッチ、６
・・・・・・インクリメント用の”１”データ入力端子
１．７・・・・・・相対アドレス・データ入力端子、８
・・・°・・・ＡＤ−ラッチ、９・・・・・・絶対アド
レス・データ入力端子、１０・・・・・・２者択−マル
チブレックサ、１１・・・・・・トライスティト・バッ
ファ、１２・・・・・・ＦＢ−ラッチの出力線、１３・
・・・・・加算器の出力線、１４・・・・・・ＡＤ−ラ
ッチの出力線、１５・・・・・・ＰＣ−ラッチの出力線
、１６・・・・・・キャリー入力付き加算器、１７・・
・・・・マルチプレックサ、１８・・・・・・マルチプ
レックサ、１９・・・・・・マルチプレックサ、２０，
２１．２２．２３・・・・・・トライスティト・バッフ
ァ、２４・・・・・・”Ｏ”データ入力端子。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 □時間 第３図
ュータのブロック図およびそのタイミング・チャート、
第３図および第４図は従来例マイクロコンピュータのブ
ロック図およびそのタイミング・チャートである。 １・・・・・・ＰＣ−バス、２・・・・・・ＰＣラッチ
、３・・・・・・ＰＣ−スタック、４・・・・・・キャ
リー入力無し加算器、５・・・・・・ＦＢ−ラッチ、６
・・・・・・インクリメント用の”１”データ入力端子
１．７・・・・・・相対アドレス・データ入力端子、８
・・・°・・・ＡＤ−ラッチ、９・・・・・・絶対アド
レス・データ入力端子、１０・・・・・・２者択−マル
チブレックサ、１１・・・・・・トライスティト・バッ
ファ、１２・・・・・・ＦＢ−ラッチの出力線、１３・
・・・・・加算器の出力線、１４・・・・・・ＡＤ−ラ
ッチの出力線、１５・・・・・・ＰＣ−ラッチの出力線
、１６・・・・・・キャリー入力付き加算器、１７・・
・・・・マルチプレックサ、１８・・・・・・マルチプ
レックサ、１９・・・・・・マルチプレックサ、２０，
２１．２２．２３・・・・・・トライスティト・バッフ
ァ、２４・・・・・・”Ｏ”データ入力端子。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 □時間 第３図
Claims (1)
- プログラムが格納されているメモリ・アドレスを指示す
るアドレス・ラッチと前記アドレス・ラッチの出力を入
力とする一時記憶用ラッチと、前記一時記憶用ラッチの
出力が、各種アドレス・モード用のアドレス入力データ
とマルチプレックスされ、キャリー入力のある加算器の
一方に加算値として入力され、また、各種のアドレス・
モードの各入力データの内の一つをマルチプレックスし
て前記加算器の被加算数値とし、この加算器の出力を入
力とし、加算結果を保持するメモリ・アレイであるプロ
グラム・カウンタ・スタックと、前記加算器出力と前記
プログラム・カウンタ・スタックの出力の一方を選択し
、前記アドレス・ラッチの入力を決定するマルチプレッ
クサとから構成されたことを特徴とするマイクロコンピ
ュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098619A JPH0823821B2 (ja) | 1988-04-21 | 1988-04-21 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098619A JPH0823821B2 (ja) | 1988-04-21 | 1988-04-21 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01269132A true JPH01269132A (ja) | 1989-10-26 |
| JPH0823821B2 JPH0823821B2 (ja) | 1996-03-06 |
Family
ID=14224573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63098619A Expired - Lifetime JPH0823821B2 (ja) | 1988-04-21 | 1988-04-21 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823821B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5454548A (en) * | 1977-10-08 | 1979-04-28 | Fujitsu Ltd | Central processing unit in information processing system for mocroprogram control |
| JPS5537662A (en) * | 1978-09-11 | 1980-03-15 | Toshiba Corp | Information processor |
| JPS58114154A (ja) * | 1981-12-24 | 1983-07-07 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | Ｌｓｉデ−タ・プロセツサ信号転送機構 |
| JPS58142446A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | デ−タ処理装置 |
| JPS6074034A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | パイプライン制御方式 |
-
1988
- 1988-04-21 JP JP63098619A patent/JPH0823821B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5454548A (en) * | 1977-10-08 | 1979-04-28 | Fujitsu Ltd | Central processing unit in information processing system for mocroprogram control |
| JPS5537662A (en) * | 1978-09-11 | 1980-03-15 | Toshiba Corp | Information processor |
| JPS58114154A (ja) * | 1981-12-24 | 1983-07-07 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | Ｌｓｉデ−タ・プロセツサ信号転送機構 |
| JPS58142446A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | デ−タ処理装置 |
| JPS6074034A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | パイプライン制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0823821B2 (ja) | 1996-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0068764B1 (en) | Vector processing units | |
| US4375678A (en) | Redundant memory arrangement providing simultaneous access | |
| JPH0248747A (ja) | マイクロプロセツサ | |
| JPS63201851A (ja) | バッファ記憶アクセス方法 | |
| JPH01269132A (ja) | マイクロコンピュータ | |
| EP0114683B1 (en) | Arithmetic unit | |
| JPH07182849A (ja) | Ｆｉｆｏメモリ | |
| JPH04170661A (ja) | マイクロプロセッサシステム | |
| JPS63129438A (ja) | メモリ制御装置 | |
| JPS62110697A (ja) | アドレス制御方式 | |
| JPS59114657A (ja) | マイクロコンピユ−タのメモリ用インタ−フエイス回路 | |
| EP0552426A1 (en) | Multilevel memory system | |
| JPS5856138B2 (ja) | デイジタル微分解析機の連動方式 | |
| JPS63225846A (ja) | アドレス変換機構付マルチポ−トメモリ | |
| JPS6129031B2 (ja) | ||
| JPH0410144A (ja) | データ転送回路 | |
| JPS63206855A (ja) | デ−タ転送装置 | |
| JPS63172341A (ja) | 電子卓上計算機 | |
| JPS63223859A (ja) | アドレス変換装置 | |
| JPS6347856A (ja) | メモリシステム | |
| JPS62224852A (ja) | デイジタル・シグナル・プロセツサ | |
| JPS62133544A (ja) | メモリ装置 | |
| JPS62224849A (ja) | デ−タ処理システム | |
| JPS61107593A (ja) | 磁気バブルメモリ装置 | |
| JPS61156594A (ja) | 半導体記憶素子 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080306 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090306 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090306 Year of fee payment: 13 |