JPH0823821B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0823821B2 JPH0823821B2 JP63098619A JP9861988A JPH0823821B2 JP H0823821 B2 JPH0823821 B2 JP H0823821B2 JP 63098619 A JP63098619 A JP 63098619A JP 9861988 A JP9861988 A JP 9861988A JP H0823821 B2 JPH0823821 B2 JP H0823821B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- address
- latch
- multiplexer
- adder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、１チップマイクロコンピュータに関するも
のである。
のである。
従来の技術 従来のプログラムが格納されているメモリのアクセス
回路は、第３図に示すように、プログラム・カウンタ・
バス（以下、PC−バスと呼ぶ）１にトライステイト・バ
ッファ11を通じて、プログラムカウンタラッチ（以下、
PC−ラッチと記す）の内容が乗り、このPC−ラッチ２の
入力はPC−バス１となっている。また、PC−バス１にト
ライステイト・バッファ20を通じて、プログラム・アド
レスを蓄えておくメモリ・アレイのプログラムカウンタ
スタック（以下、PC−スタックと記す）３の内容が乗
り、このPC−スタック３の入力はPC−バス１になってい
る。PC−バス１を入力としたフィードバックラッチ（以
下、FB−ラッチと記す）５の出力が加算器４の一方の加
算入力となり、この加算器４の被加算数としての入力
は、アドレス入力Ａの端子７とアドレス・インクリメン
ト用の“1"データを入力する入力端子６とのいずれかを
選択するマルチプレックサ10の出力に接続されている。
加算器４の出力は加算結果を一時保持するアダーラッチ
（以下、AD−ラッチと記す）８に接続され、このAD−ラ
ッチ８の内容はトライステイト・バッファ21を介してPC
−バス１に乗せられる。そのうえ、PC−バス１へは、前
記アドレス入力Ａの端子７とその他アドレス・モードの
入力となるアドレス入力Ｂの入力端子９のデータとを、
それぞれトライステイト・バッファ22,23を介して、乗
せる。
回路は、第３図に示すように、プログラム・カウンタ・
バス（以下、PC−バスと呼ぶ）１にトライステイト・バ
ッファ11を通じて、プログラムカウンタラッチ（以下、
PC−ラッチと記す）の内容が乗り、このPC−ラッチ２の
入力はPC−バス１となっている。また、PC−バス１にト
ライステイト・バッファ20を通じて、プログラム・アド
レスを蓄えておくメモリ・アレイのプログラムカウンタ
スタック（以下、PC−スタックと記す）３の内容が乗
り、このPC−スタック３の入力はPC−バス１になってい
る。PC−バス１を入力としたフィードバックラッチ（以
下、FB−ラッチと記す）５の出力が加算器４の一方の加
算入力となり、この加算器４の被加算数としての入力
は、アドレス入力Ａの端子７とアドレス・インクリメン
ト用の“1"データを入力する入力端子６とのいずれかを
選択するマルチプレックサ10の出力に接続されている。
加算器４の出力は加算結果を一時保持するアダーラッチ
（以下、AD−ラッチと記す）８に接続され、このAD−ラ
ッチ８の内容はトライステイト・バッファ21を介してPC
−バス１に乗せられる。そのうえ、PC−バス１へは、前
記アドレス入力Ａの端子７とその他アドレス・モードの
入力となるアドレス入力Ｂの入力端子９のデータとを、
それぞれトライステイト・バッファ22,23を介して、乗
せる。
以下、サブルーチンへのジャンプと、サブルーチンか
らの復帰について示す。また、このときのタイミング・
チャートを第４図（ａ）に示す。サブルーチンへのジャ
ンプでは、プログラム実行アドレスの値ｍが、PC−ラッ
チ２に格納され、PC−バス１を介して、サブルーチン実
行時のアドレス・データのスタックであるPC−スタック
３および、加算器４の一方の入力データ保持用であるFB
−ラッチ５に、同時に転送される。FB−ラッチ５の値が
ｍと確定した後に、加算器４は、このFB−ラッチ５の値
と入力端子６の“1"データまたは、相対アドレス計算用
入力である入力端子７のアドレス入力Ａとを基に、つぎ
のプログラムが実行すべきアドレスを計算し、計算確定
後に加算結果を、AD−ラッチ８に転送・保持する。プロ
グラムの実行の流れによって、加算結果または、入力端
子９のアドレス入力Ｂの何れかを選択し、再びPC−バス
１を介して、PC−ラッチ２にデータを格納するが、サブ
ルーチンへのジャンプの場合は、入力端子９のアドレス
入力ＢのデータをPC−ラッチ２に格納することになる。
らの復帰について示す。また、このときのタイミング・
チャートを第４図（ａ）に示す。サブルーチンへのジャ
ンプでは、プログラム実行アドレスの値ｍが、PC−ラッ
チ２に格納され、PC−バス１を介して、サブルーチン実
行時のアドレス・データのスタックであるPC−スタック
３および、加算器４の一方の入力データ保持用であるFB
−ラッチ５に、同時に転送される。FB−ラッチ５の値が
ｍと確定した後に、加算器４は、このFB−ラッチ５の値
と入力端子６の“1"データまたは、相対アドレス計算用
入力である入力端子７のアドレス入力Ａとを基に、つぎ
のプログラムが実行すべきアドレスを計算し、計算確定
後に加算結果を、AD−ラッチ８に転送・保持する。プロ
グラムの実行の流れによって、加算結果または、入力端
子９のアドレス入力Ｂの何れかを選択し、再びPC−バス
１を介して、PC−ラッチ２にデータを格納するが、サブ
ルーチンへのジャンプの場合は、入力端子９のアドレス
入力ＢのデータをPC−ラッチ２に格納することになる。
次に、PC−スタック３に格納されたデータを基に、プ
ログラム実行の流れを変える場合、つまり、サブルーチ
ンからの復帰の場合を示す。また、この時のタイミング
・チャートを第４図（ｂ）に示す。現在実行中のアドレ
スｙはPC−バス１に乗らず、PC−スタック３内に格納さ
れたアドレス・データｍがPC−バス１を介して、FB−ラ
ッチ５へ転送され、尚且つ、このFB−ラッチ５の値が確
定後、加算器４の一方の入力となり、他方の被加算値と
して、マルチプレックサ10により、入力端子６の“1"デ
ータ入力の値が選択され、加算結果（ｍ＋１）がAD−ラ
ッチ８に転送・保持される。この後、PC−バス１を介し
てｍ＋１の値が、PC−ラッチ２に格納され、プログラム
実行アドレスがｍ＋１に変わり、サブルーチンから復帰
したことになる。
ログラム実行の流れを変える場合、つまり、サブルーチ
ンからの復帰の場合を示す。また、この時のタイミング
・チャートを第４図（ｂ）に示す。現在実行中のアドレ
スｙはPC−バス１に乗らず、PC−スタック３内に格納さ
れたアドレス・データｍがPC−バス１を介して、FB−ラ
ッチ５へ転送され、尚且つ、このFB−ラッチ５の値が確
定後、加算器４の一方の入力となり、他方の被加算値と
して、マルチプレックサ10により、入力端子６の“1"デ
ータ入力の値が選択され、加算結果（ｍ＋１）がAD−ラ
ッチ８に転送・保持される。この後、PC−バス１を介し
てｍ＋１の値が、PC−ラッチ２に格納され、プログラム
実行アドレスがｍ＋１に変わり、サブルーチンから復帰
したことになる。
発明が解決しようとする課題 上記、従来例の構成では、回路が複雑で、配線が多く
制御が難しい。その上、PC−バスへの接続回路が多いた
め、PC−バスの静電負荷容量が大きく、高速に動作させ
ることが困難であった。また、配線が多いと半導体で
は、それだけチップ面積が大きくなり、コスト高になっ
てしまう。本発明はこれらの問題点を解決するもので、
回路規模を小さくし、且つ、制御の簡素化と、PC−バス
への負荷容量の軽減とを目的とする。
制御が難しい。その上、PC−バスへの接続回路が多いた
め、PC−バスの静電負荷容量が大きく、高速に動作させ
ることが困難であった。また、配線が多いと半導体で
は、それだけチップ面積が大きくなり、コスト高になっ
てしまう。本発明はこれらの問題点を解決するもので、
回路規模を小さくし、且つ、制御の簡素化と、PC−バス
への負荷容量の軽減とを目的とする。
課題を解決するための手段 本発明のマイクロコンピュータは、プログラムが格納
されているメモリ・アドレスを指示するアドレス・ラッ
チの出力を入力とする一時記憶用ラッチと、この一時記
憶用ラッチの出力と各種アドレス・モータ用の入力デー
タを選択する第１のマルチプレックサと、各種のアドレ
ス・モード用の各入力データの内の一つを選択する第２
のマルチプレックサと、第１のマルチプレックサの出力
が加算値として入力され、第２のマルチプレックサの出
力が被加算数値として入力され、またキャリー入力を備
えた加算器と、この加算器の出力を入力とし、加算結果
を保持するメモリ・アドレスであるプログラム・カウン
タ・スタックと、加算器の出力とプログラム・カウンタ
・スタックの出力の一方を選択し、アドレス・ラッチの
入力を決定する第３のマルチプレックサとを有するもの
であって、加算器から第３のマルチプレックサ、アドレ
ス・ラッチ、一時記憶ラッチおよび第１のマルチプレッ
クサを介して加算器に戻るフィードバックループは途中
にバスを介さないループであり、かつ加算器の出力はプ
ログラム・カウンタ・スタックと第３のマルチプレック
サの２方向にのみ入力されていることを特徴とするもの
である。
されているメモリ・アドレスを指示するアドレス・ラッ
チの出力を入力とする一時記憶用ラッチと、この一時記
憶用ラッチの出力と各種アドレス・モータ用の入力デー
タを選択する第１のマルチプレックサと、各種のアドレ
ス・モード用の各入力データの内の一つを選択する第２
のマルチプレックサと、第１のマルチプレックサの出力
が加算値として入力され、第２のマルチプレックサの出
力が被加算数値として入力され、またキャリー入力を備
えた加算器と、この加算器の出力を入力とし、加算結果
を保持するメモリ・アドレスであるプログラム・カウン
タ・スタックと、加算器の出力とプログラム・カウンタ
・スタックの出力の一方を選択し、アドレス・ラッチの
入力を決定する第３のマルチプレックサとを有するもの
であって、加算器から第３のマルチプレックサ、アドレ
ス・ラッチ、一時記憶ラッチおよび第１のマルチプレッ
クサを介して加算器に戻るフィードバックループは途中
にバスを介さないループであり、かつ加算器の出力はプ
ログラム・カウンタ・スタックと第３のマルチプレック
サの２方向にのみ入力されていることを特徴とするもの
である。
作用 本発明によると、PC−スタックへの書き込むデータ
を、通常実行モード中に、計算することができ、各回路
の並列実行度が高まり、且つ、各機能ブロック間の配線
に接続されている回路が少ないため、それらの配線の静
電負荷容量が下がり高速動作しやすくなり、制御も簡素
化できる。
を、通常実行モード中に、計算することができ、各回路
の並列実行度が高まり、且つ、各機能ブロック間の配線
に接続されている回路が少ないため、それらの配線の静
電負荷容量が下がり高速動作しやすくなり、制御も簡素
化できる。
実施例 第１図に、本発明の一実施例マイクロコンピュータの
ブロック図を示す。プログラムが格納されているメモリ
・アドレスを指示する信号線15は、PC−ラッチ２の出力
である。このPC−ラッチ２の出力を入力とするFB−ラッ
チ５の出力は、キャリー入力付き加算器16の一方の加算
数としての入力データを選択し出力するマルチプレック
サ17の入力ソースの一つになっている。また、このマル
チプレックサ17の他方の入力は、入力端子24からの“0"
データ入力となっている。マルチプレックサ18は、加算
器16の被加算数としての入力データを、入力端子７から
の相対アドレス・データのアドレス入力Ａと入力端子９
からの絶対アドレス・データのアドレス入力Ｂとのいず
れかから選択している。加算器16の出力は、プログラム
・アドレスを一時退避しておくメモリのアレイであるPC
−スタック３の入力であると共に、PC−ラッチ２の入力
データ・ソースをPC−スタック３の出力もしくは加算結
果のいずれか一方を選択するマルチプレックサ19に接続
されている。以下、サブルーチンへのジャンプでは、第
２図（ａ）のタイミング・チャートに示すように、プロ
グラム実行アドレスの値ｍが、PC−ラッチ２に格納さ
れ、PC−ラッチ２の出力（プログラムの格納されている
メモリのアドレスとして使用される）を、出力線15を通
じて、FB−ラッチ５に転送し、マチルプレックサ17を介
して、加算器16に加算数値として入力し、このキャリー
入力付き加算器16のキャリーを“1"として被加算数をゼ
ロとするように、入力端子７のアドレス入力Ａと入力端
子９のアドレス入力Ｂを入力とするマルチプレックサ18
を制御し、加算結果としてｍ＋１を得るようにする。こ
の値をPC−スタック３に書き込み、その後、サブルーチ
ンのアドレス・データが入力されている入力端子９のア
ドレス入力Ｂの値ｘがキャリー入力付き加算器16の被加
算数値として入力されるように、被加算入力に接続され
たマルチプレックサ18をコントロールして、キャリー入
力はゼロとし、加算数値もゼロとするように、加算数値
入力用のマルチプレックサ17を制御し、加算結果として
は、被加算データとし入力したｘの値がそのまま出力さ
れる。そして、この値が、マルチプレックサ19を介し
て、PC−ラッチ２に格納されている。
ブロック図を示す。プログラムが格納されているメモリ
・アドレスを指示する信号線15は、PC−ラッチ２の出力
である。このPC−ラッチ２の出力を入力とするFB−ラッ
チ５の出力は、キャリー入力付き加算器16の一方の加算
数としての入力データを選択し出力するマルチプレック
サ17の入力ソースの一つになっている。また、このマル
チプレックサ17の他方の入力は、入力端子24からの“0"
データ入力となっている。マルチプレックサ18は、加算
器16の被加算数としての入力データを、入力端子７から
の相対アドレス・データのアドレス入力Ａと入力端子９
からの絶対アドレス・データのアドレス入力Ｂとのいず
れかから選択している。加算器16の出力は、プログラム
・アドレスを一時退避しておくメモリのアレイであるPC
−スタック３の入力であると共に、PC−ラッチ２の入力
データ・ソースをPC−スタック３の出力もしくは加算結
果のいずれか一方を選択するマルチプレックサ19に接続
されている。以下、サブルーチンへのジャンプでは、第
２図（ａ）のタイミング・チャートに示すように、プロ
グラム実行アドレスの値ｍが、PC−ラッチ２に格納さ
れ、PC−ラッチ２の出力（プログラムの格納されている
メモリのアドレスとして使用される）を、出力線15を通
じて、FB−ラッチ５に転送し、マチルプレックサ17を介
して、加算器16に加算数値として入力し、このキャリー
入力付き加算器16のキャリーを“1"として被加算数をゼ
ロとするように、入力端子７のアドレス入力Ａと入力端
子９のアドレス入力Ｂを入力とするマルチプレックサ18
を制御し、加算結果としてｍ＋１を得るようにする。こ
の値をPC−スタック３に書き込み、その後、サブルーチ
ンのアドレス・データが入力されている入力端子９のア
ドレス入力Ｂの値ｘがキャリー入力付き加算器16の被加
算数値として入力されるように、被加算入力に接続され
たマルチプレックサ18をコントロールして、キャリー入
力はゼロとし、加算数値もゼロとするように、加算数値
入力用のマルチプレックサ17を制御し、加算結果として
は、被加算データとし入力したｘの値がそのまま出力さ
れる。そして、この値が、マルチプレックサ19を介し
て、PC−ラッチ２に格納されている。
次に、PC−スタック３に格納されたデータを基に、プ
ログラム実行の流れを変える場合、すなわち、サブルー
チンからの復帰を示す。この時のタイミング・チャート
を第２図（ｂ）に示す。たとえば、現在実行中のアドレ
スの値がｍならば、PC−ラッチ２の値ｍの時、このPC−
ラッチ２の値はFB−ラッチ15に転送されるが、復帰用の
アドレス・データが格納されているPC−スタック３から
マルチプレックサ19を介してPC−ラッチ２へ格納され、
結果的にプログラム・アドレスの値は、PC−スタック３
内にあったｍ＋１になる。
ログラム実行の流れを変える場合、すなわち、サブルー
チンからの復帰を示す。この時のタイミング・チャート
を第２図（ｂ）に示す。たとえば、現在実行中のアドレ
スの値がｍならば、PC−ラッチ２の値ｍの時、このPC−
ラッチ２の値はFB−ラッチ15に転送されるが、復帰用の
アドレス・データが格納されているPC−スタック３から
マルチプレックサ19を介してPC−ラッチ２へ格納され、
結果的にプログラム・アドレスの値は、PC−スタック３
内にあったｍ＋１になる。
発明の効果 本発明によると、PC−スタック３への書き込み、読み
だしを簡素化できるため、回路ブロックが従来に比べて
減少し、多くの入力ソースを持ったバスが無くなり、各
機能ブロック間配線の静電負荷容量が減少し、より高速
に、簡単に制御できるようになり、且つ、省チッブ化が
図られ、極めて有効である。
だしを簡素化できるため、回路ブロックが従来に比べて
減少し、多くの入力ソースを持ったバスが無くなり、各
機能ブロック間配線の静電負荷容量が減少し、より高速
に、簡単に制御できるようになり、且つ、省チッブ化が
図られ、極めて有効である。
また、特くに加算器の加算出力はプログラム・カウン
タ・スタック（PCスタック３）と第３のマルチプレック
サ（マルチプレックサ19）の２方向にしか入力されてい
ないので、加算器出力の負荷容量を大きく低減でき、高
速動作を行い易くなる。
タ・スタック（PCスタック３）と第３のマルチプレック
サ（マルチプレックサ19）の２方向にしか入力されてい
ないので、加算器出力の負荷容量を大きく低減でき、高
速動作を行い易くなる。
第１図および第２図は本発明の一実施例マイクロコンピ
ュータのブロック図およびそのタイミング・チャート、
第３図および第４図は従来例マイクロコンピュータのブ
ロック図およびそのタイミング・チャートである。 １……PC−バス、２……PCラッチ、３……PC−スタッ
ク、４……キャリー入力無し加算器、５……FB−ラッ
チ、６……インクリメント用の“1"データ入力端子、７
……相対アドレス・データ入力端子、８……AD−ラッ
チ、９……絶対アドレス・データ入力端子、10……２者
択一マルチプレックサ、11……トライステイト・バッフ
ァ、12……FB−ラッチの出力線、13……加算器の出力
線、14……AD−ラッチの出力線、15……PC−ラッチの出
力線、16……キャリー入力付き加算器、17……マルチプ
レックサ、18……マルチプレックサ、19……マルチプレ
ックサ、20,21,22,23……トライステイト・バッファ、2
4……“0"データ入力端子。
ュータのブロック図およびそのタイミング・チャート、
第３図および第４図は従来例マイクロコンピュータのブ
ロック図およびそのタイミング・チャートである。 １……PC−バス、２……PCラッチ、３……PC−スタッ
ク、４……キャリー入力無し加算器、５……FB−ラッ
チ、６……インクリメント用の“1"データ入力端子、７
……相対アドレス・データ入力端子、８……AD−ラッ
チ、９……絶対アドレス・データ入力端子、10……２者
択一マルチプレックサ、11……トライステイト・バッフ
ァ、12……FB−ラッチの出力線、13……加算器の出力
線、14……AD−ラッチの出力線、15……PC−ラッチの出
力線、16……キャリー入力付き加算器、17……マルチプ
レックサ、18……マルチプレックサ、19……マルチプレ
ックサ、20,21,22,23……トライステイト・バッファ、2
4……“0"データ入力端子。
Claims (1)
- 【請求項１】プログラムが格納されているメモリ・アド
レスを指示するアドレス・ラッチと、前記アドレス・ラ
ッチの出力を入力とする一時記憶用ラッチと、前記一時
記憶用ラッチの出力と各種アドレス・モータ用の入力デ
ータを選択する第１のマルチプレックサと、各種のアド
レス・モード用の各入力データの内の一つを選択する第
２のマルチプレックサと、前記第１のマルチプレックサ
の出力が加算値として入力され、前記第２のマルチプレ
ックサの出力が被加算数値として入力され、またキャリ
ー入力を備えた加算器と、前記加算器の出力を入力と
し、加算結果を保持するメモリ・アドレスであるプログ
ラム・カウンタ・スタックと、前記加算器の出力と前記
プログラム・カウンタ・スタックの出力の一方を選択
し、前記アドレス・ラッチの入力を決定する第３のマル
チプレックサとを有し、前記加算器から前記第３のマル
チプレックサ、前記アドレス・ラッチ、前記一時記憶ラ
ッチおよび前記第１のマルチプレックサを介して前記加
算器に戻るフィードバックループは途中にバスを介さな
いループであって、かつ前記加算器の出力は前記プログ
ラム・カウンタ・スタックと前記第３のマルチプレック
サの２方向にのみ入力されていることを特徴とするマイ
クロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098619A JPH0823821B2 (ja) | 1988-04-21 | 1988-04-21 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63098619A JPH0823821B2 (ja) | 1988-04-21 | 1988-04-21 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01269132A JPH01269132A (ja) | 1989-10-26 |
| JPH0823821B2 true JPH0823821B2 (ja) | 1996-03-06 |
Family
ID=14224573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63098619A Expired - Lifetime JPH0823821B2 (ja) | 1988-04-21 | 1988-04-21 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823821B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5454548A (en) * | 1977-10-08 | 1979-04-28 | Fujitsu Ltd | Central processing unit in information processing system for mocroprogram control |
| JPS5537662A (en) * | 1978-09-11 | 1980-03-15 | Toshiba Corp | Information processor |
| US4567561A (en) * | 1981-12-24 | 1986-01-28 | International Business Machines Corp. | Large scale integration data processor signal transfer mechanism |
| JPS58142446A (ja) * | 1982-02-18 | 1983-08-24 | Toshiba Corp | デ−タ処理装置 |
| JPS6074034A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | パイプライン制御方式 |
-
1988
- 1988-04-21 JP JP63098619A patent/JPH0823821B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01269132A (ja) | 1989-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4149242A (en) | Data interface apparatus for multiple sequential processors | |
| EP0102242B1 (en) | Data processing apparatus | |
| JP3147432B2 (ja) | パイプライン処理装置 | |
| US5832251A (en) | Emulation device | |
| EP0242879A2 (en) | Data processor with wait control allowing high speed access | |
| US5019969A (en) | Computer system for directly transferring vactor elements from register to register using a single instruction | |
| JP3108080B2 (ja) | アクセス制御回路装置 | |
| EP0359192B1 (en) | Vector processors and vector register control | |
| GB2121631A (en) | Flip-flop circuit | |
| US6175881B1 (en) | Microcontroller having a memory, a dedicated multitask memory, and switching circuit for selectively connecting the multitask memory to the internal or external bus | |
| JPH11306074A (ja) | 情報処理装置 | |
| JPS58166419A (ja) | ワンチツプマイクロコンピユ−タ | |
| JP2734312B2 (ja) | メモリ回路 | |
| JPH01269132A (ja) | マイクロコンピュータ | |
| JP2595992B2 (ja) | 電子楽器 | |
| JPH07182849A (ja) | Ｆｉｆｏメモリ | |
| JPH03214275A (ja) | 半導体集積回路 | |
| JPH11306073A (ja) | 情報処理装置 | |
| JP2668215B2 (ja) | マイクロコンピユータ | |
| JPS6014435B2 (ja) | 記憶装置 | |
| JP3255429B2 (ja) | メモリ・インタフェース回路 | |
| JP2716284B2 (ja) | 半導体集積回路 | |
| KR930000670B1 (ko) | 메인 cpu와 서브 cpu의 공용램 인터페이스 회로 | |
| JPH0578118B2 (ja) | ||
| JPH0361225B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080306 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090306 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090306 Year of fee payment: 13 |