JPH01270276A - 静電誘導形半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、静電誘導形半導体装置、特に高電流密度で使
用される電力用静電誘導形半導体装置に関するものであ
る。

［従来の技術］ 従来から大電流を制御する半導体装置の１つとして、静
電誘導形半導体装置が用いられている。

大電流を制御する°半導体装置では、高電流密度領域に
おいて制御電流と制御される主電流の比（電流増幅率と
記す）が大きいことが望まれている。

ここで、従来の静電誘導形半導体装置の例について説明
する。

従来、パワースイッチング素子として用いられている表
面ゲートタイプの静電誘導形１ヘランジスタ（Ｓｔａｔ
ｉｃ　　Ｉ　ｎｄｕｃｔｏｎ　　Ｔｒａｎｓｉｓｔｏｒ
　：　Ｓ　ＩＴ＞（以下、表面ゲー１へ形ＳＩＴという
）の構造の例としては、第７図及び第８図に示す単位構
造のものと、その単位構造を複数個並列に接続しマルチ
チャネル構造としたものがある。ここでは、例として主
電流が電子であるｎチャネルのＳＩＴについて述べる。

単位構造は半導体基板（ｎ型）１の表面に周辺がゲート
領域２にて囲まれほぼ長円形状を成す領域が形成され、
その領域内に同じく長円形状をなすソース領１ｉ＊３が
形成されている。

そのソース領域３に主電流のマイナス極を接続するとと
もに、半導体基板１の裏面から主電流のプラス極を接続
してドレインを形成している。そして、ゲートより注入
した正孔によってソース直下のチャネル領域の電位を下
げソースからの電子注入を誘導してトランジスタ動作（
スイッチング動作）する。

［発明が解決しようとする課題］ ところが上記のような表面ゲート形ＳＩＴにおいては、
ゲート領域２によって囲まれるソース領域３の面積が不
必要に大きいため、ある一定のゲート電流を流した場合
ソース領域３直下に蓄積する正孔密度が低く、従って電
流増幅率ｈＦＳ（ドレイン電流Ｉ。とゲート電流Ｉ。の
比Ｉ、／ＩＧ）が低いという問題がめった。

この発明の目的は、上記問題点を解消して高い電流増幅
率を得ることができる静電誘導形半導体装置を提供する
ことにある。

［課題を解決するための手段］ ソース電流（主電流）はチャネル領域の正孔密度の指数
関数にほぼ比例して増加すると考えられる。あるゲート
電流を流した場合、チャネル領域を小さくすると蓄積さ
れる正孔密度は非常に高くなり、従って少ないゲート電
流で大きな主電流を流すことが可能となる。換言すると
、少ないゲート電流でもチャネル電位が充分変化し、所
望の主電流を流すことが可能となる。ただし、主電流を
一点に集中させることはオン電圧の上昇を伴うため、こ
の効果をハツキリするためには主電流を流すソース領域
は適宜分布させる必要がある。

そこで、第１の発明は、半導体基板の一方の表面部に、
第１導電型の半導体からなるソース領域と、前記ソース
領域を囲むように設けられた第２導電型の半導体からな
るゲート領域を有する静電誘導形半導体装置において、
前記ゲート領域に囲まれる前記ソース領域を少なくとも
２つ以上とした静電誘導形半導体装置をその要旨とする
。

又、第２の発明は、半導体基板の一方の表面部に第１導
電型の半導体からなるソース領域と、前記ソース領域を
囲むように設けられた第２導電型の半導体からなるゲー
ト領域を有し、半導体基板の他方の表面部に第１導電型
の半導体からなるドレイン領域を設けた静電誘導形半導
体装置において、前記ゲート領域に囲まれる前記ソース
領域を少なくとも２つ以上とするとともに、その隣接し
たソース領域の間隔をソース領域とドレイン領域の間隔
以下にした静電誘導形半導体装置をその要旨とする。

又、第３の発明は、前記第１又は第２の発明に対し、ソ
ース領域の表面部に荷電担体をトンネル注入させるため
の薄い絶Ｂ膜を設けた静電誘導形半導体装置をその要旨
とするものである。

［作用］ オン状態ではＰ＋ゲート領域からチャネル領域に注入さ
れた正孔は、分割されたｎ＋ソース領域に伴うそれぞれ
のｎ−チャネル領域の電位を効率よく変化させ、この電
位の変化により各ソース領域から電子電流が流れ出す。

この電子電流はソース領域が適宜分割されているため、
各ソース領域から流れ出した大きな電子電流が流れると
ともに半導体装置中で均一に流れオン電圧を上昇させる
ことなくドレイン領域に達する。

オフ状態とするためには各ｎ−チャネルに蓄積された正
孔をゲートに引き出す必要がある。各チャネルに蓄積さ
れている正孔の総量は小さく、又、適宜分布して存在し
ているため速やかにｐ　ゲート領域へと引き出され、従
って遮断も円滑に行なわれる。

又、ｎ＋ソース領域の表面部に設けた薄い絶縁膜はトン
ネル酸化膜として作用し、ソース領域への電子の注入は
行なわれるが、正孔の引き出しは行なわれず、従ってチ
ャネル領域に蓄積された正孔の消費は少なくなるため、
ざらに少ないゲート電流の注入でも充分大きなソース電
流を流すことが可能となり電流増幅率がさらに増加する
。

［発明の効果］ ソース領域を分割することにより発熱部が均一に分布す
ることになり集中した発熱がなくなり、又ソース領域が
均一に分布するため電流の流れがさらに均一になる効果
がめる。

又、一つのソースから電流を流した場合、ゲート領域の
配置による二次元効果でチャネルの電位変化に不均一が
生じ電流の流れが不均一となるが、ソースを分割した場
合、二次元効果は発生しにくく各チャネルの電位変化は
均一に行なわれ電流の流れや発熱が均一になるため素子
能力が飛躍的に増大する。

［実施例］ 以下、この発明を具体化した一実施例を図面に従って説
明する。

本実施例の表面ゲート形ＳＩＴを第１図及び第２図に示
す。ｎ−の半導体基板としてのシリコン基板１１の上面
部（一方の表面部）にｎ＋（第１導電型の半導体）から
なるソース領域１２と、当該ソース領域１２を囲むよう
にｐ　（第２導電型の半導体）からなるゲート領域１３
が設けられている。このゲート領域１３はほぼ長円形状
を成す領域を囲うように形成されている。又、当該ゲー
ト領域１３に囲まれるソース領域１２は、その幅が２μ
ｍ、長さが５μｍに形成されるとともにその隙間間隔は
５μｍであり、８５μｍにわたって形成されている。

又、シリコン基板１１の下面部（他方の表面部）にはｎ
＋（第１導電型の半導体）からなるドレイン領域１４が
形成され、ソース領域１２とドレイン領域１４の間隔（
即ち、シリコン基板１１の厚さ）は２０μｍとなってい
る。

次に、この表面ゲート形ＳＩＴの動作を説明する。

この表面ゲート形ＳＩＴは、ソース〜ドレイン間に順バ
イアスを印加した状態で使用されるが、ゲートがソース
と等電位にあるときは、ドレイン−ソー２間、及びゲー
トルソース間ともに電流が流れず、ＳＩＴはオフ状態に
ある。ゲートに順バイアスを加えると、ｐ　ゲート領域
１３からｎ＋ソース領域１２直下のｎ−チャネル領域１
５へ正孔が注入され、ｎ　ソース領域１２直下部分の電
位が下がる。ここで、ｎ−チャネル領域１５とは、ｎ＋
ソース領域１２に接したｎ−領域（シリコン基板１１）
でｐ＋ダグ−〜領域１３に囲まれた部分であり、当該チ
ャネル領域１５の電位によりソースからの電流が制御さ
れる。

これにより、ｎ＋ソース領域１２より電子の注入が誘導
され（静電誘導効果により）、ドレイン−ソー２間に電
子電流が流れてＳＩＴは導通状態に移行する。このとき
、グー１〜電流ＩＧの注入口に応じたドレイン電流ＩＤ
を流すことができ、同ＳＩＴはトランジスタ動作（スイ
ッチング動作）する。

そして、ゲート電流ＩＧの注入を中止するか（ゲートを
ソースと等電位に戻すか）、ゲートに逆バイアスを加え
てｎ　ソース領域１２直下の正孔を取去るとＳＩＴはオ
フ状態に戻すことができ　　−る。

この表面ゲート形ＳＩＴの電流増幅特性を、電流増幅率
ｈＦｓ（＝ＩＯ／ＩＱ　）とドレイン電流Ｉ、との関係
を示す第３図において実線で示す。

同様に、従来の表面グー１−形ＳＩＴの電流増幅特性を
第３図中、破線で示す。この従来の表面ゲート形ＳＩＴ
は、前記第７図及び第８図に示すようにソース領域３を
その幅が３μｍ、長さが８５μｍの単位構造を多数並列
接続したマルチチャネル構造にしたものを使用し他の条
件（形状等）は同じである。尚、第３図においてドレイ
ン〜ンース間の電圧ＶＤＳを２■に設定している。

この第３図から明らかなように、本実施例の表面ゲート
形ＳＩＴは従来のものよりその電流増幅率ｈＦｓが優れ
ていることが分る。このとき、通常、電流増幅率ｈＦｓ
を上げようとするとＳＩＴの耐圧を下げなければならず
、一方、高耐圧で電流増幅率ｈＦＳを上げるとオン電圧
が上がるが、本実施例の表面ゲート形ＳＩＴにおいては
そのようなことがなくオン電圧及び耐圧は犠牲にしてい
ないことが確認されている。

この現象を考察してみると、従来の表面ゲート形ＳＩＴ
はソース領域の面積が大きいがゲート領域２から注入さ
れた正孔が速やかにソース領域３へ排出されソース領域
３直下の電位が充分引き下げられないと考えられる。こ
れに対し本実施例の表面ゲート形ＳＩＴはソース領域を
小領域に分割し、かつ個々のソース領域１２について少
なくともその一辺が２μｍ以下と小さくこのソース側へ
の排出が抑制されるものと考えられる。これによって、
より少ない正孔注入（少ないゲート電流ＩＧを意味する
）によって、充分な蓄積が得られ高い電流増幅率ｈＦＳ
を得ることができる。

このように本実施例の表面ゲート形ＳＩＴは、半導体基
板１１の表面において周辺がｐ　ゲート領域１３にて囲
まれた領域内のソース領域を複数の小領域に分割するこ
とによりソース占有面積を制限し、オン電圧及び耐圧を
犠牲にすることな〈従来の表面ゲート形ＳＩＴよりその
電流増幅率り４．を向上させることができる。又、この
ｐ　グー１〜領域１３にて囲まれた領域内に複数のｎ　
ソース領域１２を形成する際にも従来の製造方法におい
て、複数のソース領域１２を形成するソースパターンを
変更するだけで後はまった〈従来の方法（製造工程）に
よりＳＩＴを容易に製造することができる。

尚、この発明は上記実施例に限定されるものではなく、
上記実施例では基板１１の厚さ２０μｍに対し周辺がｐ
＋ゲート領域１３にて囲まれた領域内での各ｎ＋ソース
領域１２の隙間間隔は５μｍとしたが、個々のｎ　ソー
ス領域１２によってドレイン電流Ｉ□が通電する面積は
、基板１１の厚さに依存すると考えられるので、各ｎ＋
ソース領域１２の隙間間隔は最適なる設計、即ち、高い
電流増幅率ｈＦ５が得られ、かつそのデバイスの表面積
を最も有効に活用できるように適宜変更して設定しても
よい。この際、隣接したソース領域１２の間隔をソース
領域１２とドレイン領域１４の間隔以下にすることによ
り効果が得られる。

又、第４図に示すように、ｎ＋ソース領域１２の表面部
に荷電担体をトンネル注入させるための３０Ａ程度の薄
い絶縁膜（例えば、５ｉ０２）１６を形成してもよい。

尚、第４図において、１７はシリコン酸化膜、１８はド
ープドシリコン層である。このｎ　ソース領域１２とド
ープドポリシリコン層１８との間にＳ！０２の薄膜１６
を形成した表面ゲート形ＳＩＴは、第３図中に一点鎖線
で示すような特性を示し、前記実施例の表面ゲート形Ｓ
ＩＴに比べ、ざらに電流増幅率ｈＦＳを上げることがで
きる。このとき、第５図に示すように、薄い絶縁膜（Ｓ
ｉ０２）１６は同図中−点鎖線で示すようなプラス（正
孔）の流出を防ぐことによりゲート電流は少なくてもよ
いこととなる。

ざらに、ソース領域１２の配置は上記実施例では一直線
上に並べたが、例えば第６図に示すように一直線上に配
置することなく適宜の配置にしてもよい。

又、上記実施例ではマルチチャネル構造としたが、単位
構造にて実施してもよい。さらに、上記実施例ではソー
ス及びドレインをｎ型、ゲートをｐ型としたが、ソース
及びドレインをｐ型、ゲートをｎ型とし、正孔を主たる
キャリアとして使用してもよい。ざらには、トランジス
タ構造の他にも静電誘導形ザイリスタ構造に用いてもよ
い。又、上記実施例ではスイッチング素子として用いた
が、増幅のみに用いてもよい。

【図面の簡単な説明】

第１図はこの発明を具体化した表面ゲート形ＳＩＴの斜
視図、第２図は同じく表面ゲート形ＳＩＴの平面図、第
３図は表面ゲート形ＳＩＴの電流増幅率とドレイン電流
の関係を示す図、第４図は別例の表面ゲート形ＳＩＴを
説明するための図、第５図は同じく別例の表面ゲート形
ＳＩＴを説明するための図、第６図は他の別例の表面ゲ
ート形ＳＩＴを説明するための平面図、第７図は従来の
表面ゲート形ＳＩＴの斜視図、第８図は同じ〈従来の表
面ゲート形ＳＩＴの平面図である。 １１はシリコン基板、１２はｐ　ソース領域、１３はｐ
＋ゲート領域、１４はｎ＋ドレイン領域、１６は絶縁膜
。 特許出願人　　株式会社　　豊田自動織機製作所株式会
社　　豊田中央研究所

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の一方の表面部に、第１導電型の半導体
   からなるソース領域と、前記ソース領域を囲むように設
   けられた第２導電型の半導体からなるゲート領域を有す
   る静電誘導形半導体装置において、 前記ゲート領域に囲まれる前記ソース領域を少なくとも
   ２つ以上としたことを特徴とする静電誘導形半導体装置
   。 ２、半導体基板の一方の表面部に第１導電型の半導体か
   らなるソース領域と、前記ソース領域を囲むように設け
   られた第２導電型の半導体からなるゲート領域を有し、
   半導体基板の他方の表面部に第１導電型の半導体からな
   るドレイン領域を設けた静電誘導形半導体装置において
   、 前記ゲート領域に囲まれる前記ソース領域を少なくとも
   ２つ以上とするとともに、その隣接したソース領域の間
   隔をソース領域とドレイン領域の間隔以下にしたことを
   特徴とする静電誘導形半導体装置。 ３、ソース領域の表面部に荷電担体をトンネル注入させ
   るための薄い絶縁膜を設けたことを特徴とする請求項１
   又は２に記載の静電誘導形半導体装置。