JPH01272231A - ２重化位相同期発振器 - Google Patents
２重化位相同期発振器Info
- Publication number
- JPH01272231A JPH01272231A JP63100305A JP10030588A JPH01272231A JP H01272231 A JPH01272231 A JP H01272231A JP 63100305 A JP63100305 A JP 63100305A JP 10030588 A JP10030588 A JP 10030588A JP H01272231 A JPH01272231 A JP H01272231A
- Authority
- JP
- Japan
- Prior art keywords
- output
- phase
- pll
- voltage controlled
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は位相同期発振器（ＰＬＬ）に係シ、特に２［設
置された２個のＰ Ｌ Ｌの出力位相を等しくする回路
方式に関するものである。
置された２個のＰ Ｌ Ｌの出力位相を等しくする回路
方式に関するものである。
入力角周波数ｑ（ｒ←／ｓ ）に対して一定比ｆ、／Ｍ
（Ｌ、Ｍは正整数）の関係にある角周波数（Ｌ／Ｍ・ω
・）ｔ−発生する位相同期発振器ＰＬＬの技術は、一般
に広く知られておシ１例えば、雑誌「トランジスタ技術
Ｊ 、Ａｕｙ、１９７６のＰＰ９０〜９７ｉ”ＰＬＬＩ
Ｃの基礎知識”等で紹介されている。
（Ｌ、Ｍは正整数）の関係にある角周波数（Ｌ／Ｍ・ω
・）ｔ−発生する位相同期発振器ＰＬＬの技術は、一般
に広く知られておシ１例えば、雑誌「トランジスタ技術
Ｊ 、Ａｕｙ、１９７６のＰＰ９０〜９７ｉ”ＰＬＬＩ
Ｃの基礎知識”等で紹介されている。
このＰＬＬｔ−２重化構成とした場合、ＰＬＬは同一信
号を入力として２個並列に配置される。即ち、２重化Ｐ
ＬＬは第４図に示される様に構成される。
号を入力として２個並列に配置される。即ち、２重化Ｐ
ＬＬは第４図に示される様に構成される。
第４図は位相量に着目して記述した２重化ＰＬＬの原理
図である。同図において、入力位相θ。＋１３−ω。ｔ
は端子１０に加えられる。位相比較器２ｔ２２は入力位
相と帰還位相の差分を演算する。しかし理想的な位相差
分器が現実に構成出来ないので、オフセクトεｍ、６が
混入すること′Ｉｋ５Ａわしている。増幅器５ｔ６２は
、位相差分ｉＡ１．Ａ２倍に増幅する。増幅された位相
差分は、位相量を積分する回路に入力される。点線で囲
んだ回路４ｔ４２は位相積分器であシ、電圧制御発振器
に相当する。
図である。同図において、入力位相θ。＋１３−ω。ｔ
は端子１０に加えられる。位相比較器２ｔ２２は入力位
相と帰還位相の差分を演算する。しかし理想的な位相差
分器が現実に構成出来ないので、オフセクトεｍ、６が
混入すること′Ｉｋ５Ａわしている。増幅器５ｔ６２は
、位相差分ｉＡ１．Ａ２倍に増幅する。増幅された位相
差分は、位相量を積分する回路に入力される。点線で囲
んだ回路４ｔ４２は位相積分器であシ、電圧制御発振器
に相当する。
本積分器は前記増幅された位相差分ならびに自走周波数
２ｍω０を積分することを基本とするが、周波数オフセ
ットΔω８．Δω、も加えられてしまうことをモデル化
している。積分器の出力位相は出力端子１ｔ１２に出力
されると共に、位摺減哀器（カウンタ回路に相当する）
５１．５２により２−ｍされて、前記帰還位相となる
。
２ｍω０を積分することを基本とするが、周波数オフセ
ットΔω８．Δω、も加えられてしまうことをモデル化
している。積分器の出力位相は出力端子１ｔ１２に出力
されると共に、位摺減哀器（カウンタ回路に相当する）
５１．５２により２−ｍされて、前記帰還位相となる
。
第４図を解析すれば明らかな様に、２個のＰＬＬの帰還
位相は入力位相θ１（り冑ω、ｔ に対してそれぞれ
ω。ｔ＋ｇ、十Δω１ ／Ａｌｌω。１＋１．十Δω、
／＾となることが知られる。したがって、端子１ｔ１２
に出力される位相θ、（１ル０ｓｔｔｔは、θ、（り冨
（２Ｉｎω ）ｔ＋２ｍ（、、＋Δωｔ ／Ａｔ ）（
ｒ”）’ｓ （ｔ）＝ （２ｍω＠ ］ ｔ ＋ ２ｍ
（’＊ ＋””＋／に＠ ） （ｒ”）とな）両出力に
は相対的に定常位相差 ’ｔ（ｔ） ａｓ （ｔ）”” ２ ｍ（’ １−’
１ ＋Δω１ ／Ａｌ −Δω１７’ｌｔ＠ ）（ｒａ
ｄ〕が発生する。
位相は入力位相θ１（り冑ω、ｔ に対してそれぞれ
ω。ｔ＋ｇ、十Δω１ ／Ａｌｌω。１＋１．十Δω、
／＾となることが知られる。したがって、端子１ｔ１２
に出力される位相θ、（１ル０ｓｔｔｔは、θ、（り冨
（２Ｉｎω ）ｔ＋２ｍ（、、＋Δωｔ ／Ａｔ ）（
ｒ”）’ｓ （ｔ）＝ （２ｍω＠ ］ ｔ ＋ ２ｍ
（’＊ ＋””＋／に＠ ） （ｒ”）とな）両出力に
は相対的に定常位相差 ’ｔ（ｔ） ａｓ （ｔ）”” ２ ｍ（’ １−’
１ ＋Δω１ ／Ａｌ −Δω１７’ｌｔ＠ ）（ｒａ
ｄ〕が発生する。
上記の様な定常位相差の存在は、装置設計上著しく不都
合なことである。何となれば、装置側でいずれかの出力
位相θ！（ｔ）又はθ、（りを使用することになるが、
位相（クロック）選択のぶに突然の位相ジャンプが発生
し、装置の瞬時誤動作がさけられない事態となるからで
ある。
合なことである。何となれば、装置側でいずれかの出力
位相θ！（ｔ）又はθ、（りを使用することになるが、
位相（クロック）選択のぶに突然の位相ジャンプが発生
し、装置の瞬時誤動作がさけられない事態となるからで
ある。
本発明の目的は、２点設置した２個のＰＬＬ回路の出力
位相ｔ−等しくし、かつＰＬＬＮ路側の切替操作を行っ
てもその出力位相がゆつくシと位相連続に推移するよう
な２ｊｔ化ＰＬＬを得ることにある。この様な２重化Ｐ
ＬＬを使用することにより、クロック選択を行っても装
置の瞬時誤動作が起らないようにすることが可能となる
。
位相ｔ−等しくし、かつＰＬＬＮ路側の切替操作を行っ
てもその出力位相がゆつくシと位相連続に推移するよう
な２ｊｔ化ＰＬＬを得ることにある。この様な２重化Ｐ
ＬＬを使用することにより、クロック選択を行っても装
置の瞬時誤動作が起らないようにすることが可能となる
。
上記目的を達成するために本発明においては、その入力
を同一信号とする２個のＰＬＬ回路に３いて、 （１）２個の位相積分器（電圧制御発振器）出力間にお
互いに系交絡をもたせて、動作系指定制御信号によりい
ずれか一個の積分器出力を両系出力位相とし、 （２） 前記動作系指定信号にょ夛その帰還ループが
開かれたＰＬＬ側に対しては帰還位相として自系の積分
器出方を供給すると同時に、入力位相を前記他系からの
積分器出方位相に切替える、 様に構成することで達成される。
を同一信号とする２個のＰＬＬ回路に３いて、 （１）２個の位相積分器（電圧制御発振器）出力間にお
互いに系交絡をもたせて、動作系指定制御信号によりい
ずれか一個の積分器出力を両系出力位相とし、 （２） 前記動作系指定信号にょ夛その帰還ループが
開かれたＰＬＬ側に対しては帰還位相として自系の積分
器出方を供給すると同時に、入力位相を前記他系からの
積分器出方位相に切替える、 様に構成することで達成される。
本発明の原理図を第１図に示して、これにょシ動作を説
明する。
明する。
入力位相θ。（１）−ω＊ ｉ （１ａ ｊ ）は端子
１ｏｉｃ、ｖｏ、ｔられる。ＰＬＬは全く同一の構成の
ＰＬＬが上下に２回路配置されている。それをＰＬＬ０
．ＰＬＬ１と呼ぶことにする。出方位相はそれぞれ端子
１ｔ１２に得られる。端子１３は２重化ＰＬＬの動作系
制御入力端子であ夛、それは点線にて指定したスイッチ
（６１，６２，７１，７２，８１，８２）を切替制御す
る。
１ｏｉｃ、ｖｏ、ｔられる。ＰＬＬは全く同一の構成の
ＰＬＬが上下に２回路配置されている。それをＰＬＬ０
．ＰＬＬ１と呼ぶことにする。出方位相はそれぞれ端子
１ｔ１２に得られる。端子１３は２重化ＰＬＬの動作系
制御入力端子であ夛、それは点線にて指定したスイッチ
（６１，６２，７１，７２，８１，８２）を切替制御す
る。
今、同図に示した様に、スイッチは接続されＰＬＬ０（
上半分）が動作系であるとする。入力位相ω、１は位相
比較器２１にて帰還位相と差分される。このとき位相比
較器が理想的に実現出来ないため、オフセット誤差εＩ
Ｃｒａｄ／Ｓ）がもたらされる。差分は増幅器５１に
よってＡ１倍に増幅され位相積分器４１に入力される。
上半分）が動作系であるとする。入力位相ω、１は位相
比較器２１にて帰還位相と差分される。このとき位相比
較器が理想的に実現出来ないため、オフセット誤差εＩ
Ｃｒａｄ／Ｓ）がもたらされる。差分は増幅器５１に
よってＡ１倍に増幅され位相積分器４１に入力される。
位相積分器は電圧制御発振器のモデルであり、自走周ｅ
、数２ｍω。（ｒ ｔｈ４／ｓ ）を発憑するために自
己バイアス入力２ｍω。＋Δ賄を有している。ここでΔ
ω１ （ｒ”／ｓ ）はやはシ非理想因子で６って、周
Ｒ数オフセットをめられす。
、数２ｍω。（ｒ ｔｈ４／ｓ ）を発憑するために自
己バイアス入力２ｍω。＋Δ賄を有している。ここでΔ
ω１ （ｒ”／ｓ ）はやはシ非理想因子で６って、周
Ｒ数オフセットをめられす。
これらｆｃ積分することにより出力位相θｔｆｔ）（ｒ
ｃＬＱが出力端子１１に、また交絡によって出力端子１
４２にも得られる。そしてなお、出力位相は位相減衰器
５１（カウンタ回路に相当〕によシ減衰されて位相差分
器に帰還される。
ｃＬＱが出力端子１１に、また交絡によって出力端子１
４２にも得られる。そしてなお、出力位相は位相減衰器
５１（カウンタ回路に相当〕によシ減衰されて位相差分
器に帰還される。
この帰還系を解けば、出力位相θ、（ｔ）はθｍａｔＪ
＝（２ｍω６ 〕ｔ＋２”（ｔｌ ＋Δω１ ／ＡＩ
） 〔ｒａｄコに平衡する。この出力位相は出力
端子１ｔ１２に供給され、同位相出力θｔ （ｔＬθ、
（ｔ）が得られる。また同時にこれは第２のＰＬＬの入
力位相でもある。
＝（２ｍω６ 〕ｔ＋２”（ｔｌ ＋Δω１ ／ＡＩ
） 〔ｒａｄコに平衡する。この出力位相は出力
端子１ｔ１２に供給され、同位相出力θｔ （ｔＬθ、
（ｔ）が得られる。また同時にこれは第２のＰＬＬの入
力位相でもある。
第２のＰＬＬにおいては、帰還位相上〇：ｔｔ）として
ｆｃ（ｔＭｔ）−ａｓ ｔｔｕ ｅｘ ）Ａ！ ＋２ｒ
ｒ１ω。＋Δω龜ａｔｔ ＝−ｅ、 （ｔ）が成立する
。この解θ１（ｔ）は θ７（ｔ）−θ、 （ｉ）＋ｇ、 ＋Δω＊ ／Ａ、
（１ａ ｄ、 ）となり、位相誤差はＳ、＋Δω！ ／
に２ ［ｒ ｅＬｃｌ ］でろる。
ｆｃ（ｔＭｔ）−ａｓ ｔｔｕ ｅｘ ）Ａ！ ＋２ｒ
ｒ１ω。＋Δω龜ａｔｔ ＝−ｅ、 （ｔ）が成立する
。この解θ１（ｔ）は θ７（ｔ）−θ、 （ｉ）＋ｇ、 ＋Δω＊ ／Ａ、
（１ａ ｄ、 ）となり、位相誤差はＳ、＋Δω！ ／
に２ ［ｒ ｅＬｃｌ ］でろる。
さて、ここでこの位相誤差は出力周波数２ ω。
（ｒ−＝ｊ／ｓ〕に対する位相誤差であるから、実時間
差Δτは下式となる。
差Δτは下式となる。
よって、電圧制御発振器の発振周波数２ｍω。が十分大
きければ時間差Δτは無視でさる様になる。
きければ時間差Δτは無視でさる様になる。
従って切替スイッチ７２の両入力端子の波形（波形とは
位相を引数として例えば正弦変換したものに他ならない
）は常に等しく、任意の時点にスイッチを切替ても波形
不連続が発生しない。制御端子に加えられた制御信号は
同時にスイッチ（６１，６２；７１、７２＋８１．８２
３を切替える。よってＰＬＬ０は動作系から非動作系に
、ＰＬＬ１は非動作系から動作系に切替る。両ＰＬＬは
入力位相も帰還位相も同時に切替る。ここで重要なこと
は、電圧制御発振器は本質的に位相積分器であるからそ
の出力は位相連続であることである。したがって入力位
相と帰還位相が同時に切替ってその差分入力が過渡的に
変化したとしても、位相積分器の出力は位相連続であっ
て切替られた時点から出力端子には連続な出力位相が得
られる。出力端子１２（および１１）には、 θ、（リー［２ｒｎω。〕ｔ＋２ｍ〔ε、＋Δωｔ ／
Ａｌ１ Ｃｒ”〕なる位相が最終的に得られることは
明らかで６カ、前記したθ、（ｔ）から連続的にθ、（
ｔ）に推移してゆくのである。θ＊ （１）−θ、（り
を引数とした正弦波形がなめらかに連続変化することは
明らかであって、いわゆるクロック波形割れのごとき現
象が発生しない。
位相を引数として例えば正弦変換したものに他ならない
）は常に等しく、任意の時点にスイッチを切替ても波形
不連続が発生しない。制御端子に加えられた制御信号は
同時にスイッチ（６１，６２；７１、７２＋８１．８２
３を切替える。よってＰＬＬ０は動作系から非動作系に
、ＰＬＬ１は非動作系から動作系に切替る。両ＰＬＬは
入力位相も帰還位相も同時に切替る。ここで重要なこと
は、電圧制御発振器は本質的に位相積分器であるからそ
の出力は位相連続であることである。したがって入力位
相と帰還位相が同時に切替ってその差分入力が過渡的に
変化したとしても、位相積分器の出力は位相連続であっ
て切替られた時点から出力端子には連続な出力位相が得
られる。出力端子１２（および１１）には、 θ、（リー［２ｒｎω。〕ｔ＋２ｍ〔ε、＋Δωｔ ／
Ａｌ１ Ｃｒ”〕なる位相が最終的に得られることは
明らかで６カ、前記したθ、（ｔ）から連続的にθ、（
ｔ）に推移してゆくのである。θ＊ （１）−θ、（り
を引数とした正弦波形がなめらかに連続変化することは
明らかであって、いわゆるクロック波形割れのごとき現
象が発生しない。
以下、本発明の実施例を第２図ならびに第３図にて説明
する。
する。
＠２図は第１図の原理構成を具体回路化したものである
。例えば、入力信号として角周波数ω・＝２πＸ ８
Ｋ）Ｉ Ｚが共通入力端子１０に与えられる。１００及
び２００が２重化設置されたｒＬＬ回路であシ、２πＸ
ｌＮ９２Ｋ）ＩＺの位相出力が定常位相差無しで出力端
子１ｔ１２に得られる。動作系を指定する制御信号入力
端子は１５である。第１図と対比してみれば容易にわか
る様に、スイッチ類６２．７２．８２はセレクタ、位相
比較器２２はフリップ７０クズ、増幅器３２はオペアン
プで構成されている。なお、ここで抵抗、コンデンサに
よるＣル回路網はＰＬＬのループフィルタを形成してい
る。位相積分器は電圧制御発振器４２にておきかえられ
ている。（中心発掘周波数は８１９２ＫＨｚである。）
また、位相減衰器はカウンタ５２Ｖｃて実現される。こ
の場合、カウンタは１０ビツトで構成され、１０２４進
動作をなす。
。例えば、入力信号として角周波数ω・＝２πＸ ８
Ｋ）Ｉ Ｚが共通入力端子１０に与えられる。１００及
び２００が２重化設置されたｒＬＬ回路であシ、２πＸ
ｌＮ９２Ｋ）ＩＺの位相出力が定常位相差無しで出力端
子１ｔ１２に得られる。動作系を指定する制御信号入力
端子は１５である。第１図と対比してみれば容易にわか
る様に、スイッチ類６２．７２．８２はセレクタ、位相
比較器２２はフリップ７０クズ、増幅器３２はオペアン
プで構成されている。なお、ここで抵抗、コンデンサに
よるＣル回路網はＰＬＬのループフィルタを形成してい
る。位相積分器は電圧制御発振器４２にておきかえられ
ている。（中心発掘周波数は８１９２ＫＨｚである。）
また、位相減衰器はカウンタ５２Ｖｃて実現される。こ
の場合、カウンタは１０ビツトで構成され、１０２４進
動作をなす。
なお、同図に示した直流電圧Ｖｎは電圧制御発振器４２
を中心周波数に設定する固定バイアスである。
を中心周波数に設定する固定バイアスである。
第２図の具体回路は第１図の原理回路と十分に対応がと
れているので、詳細な動作説明は不要でろろう。
れているので、詳細な動作説明は不要でろろう。
ここでセレクタ７２の入力における位相誤差についての
み言及する。Ｐ Ｌ Ｌ ２００において、セレクタ６
２．７２．８２は０側が選択されている状態では、位相
比較は８１９２ＫＨｚで行なわれている。入出力の位相
誤差（理想状態からの偏差）は種々の回路偏差によって
もたらされるが、通常この値はループ利得を大きく設計
すれば２π１５６０（ｒａｄ）−１°程度以内におさま
る。これは８１９２ＫＨｚに対して０．．５ｎｓの実時
間に相当する。したがって、セレクタ７２の２個の入力
は実質的に常に同相であって、任意の時点に切替が行な
われても出力端子１２においてり０７２割れが発生する
ことが無い。切替時点から位相がゆつ（シと連続に変化
してゆく点については、前述の説明通シである。
み言及する。Ｐ Ｌ Ｌ ２００において、セレクタ６
２．７２．８２は０側が選択されている状態では、位相
比較は８１９２ＫＨｚで行なわれている。入出力の位相
誤差（理想状態からの偏差）は種々の回路偏差によって
もたらされるが、通常この値はループ利得を大きく設計
すれば２π１５６０（ｒａｄ）−１°程度以内におさま
る。これは８１９２ＫＨｚに対して０．．５ｎｓの実時
間に相当する。したがって、セレクタ７２の２個の入力
は実質的に常に同相であって、任意の時点に切替が行な
われても出力端子１２においてり０７２割れが発生する
ことが無い。切替時点から位相がゆつ（シと連続に変化
してゆく点については、前述の説明通シである。
第５図は２重化ＰＬＬを２重化装置に適用した例である
。２重化装置は常に同一位相クロックで動作し、２重化
ＰＬＬの切替動作が行なわれても供給されるクロックの
位相ジャンプが無いので、正常に動作を続行することが
出来る。
。２重化装置は常に同一位相クロックで動作し、２重化
ＰＬＬの切替動作が行なわれても供給されるクロックの
位相ジャンプが無いので、正常に動作を続行することが
出来る。
以上、説明で明らかな様に、本発明によれば２重化ＰＬ
Ｌの２個の出力において、常に等しい出力位相（波形）
を得ることが出来、また２重化ＰＬＬの動作系切替を行
っても出力クロックの位相ジャンプを発生することが無
い。従って、この２重化ＰＬＬを２重系装置に適用すれ
ば、両系装置は時間差（位相差）無く動作可能であり、
かつ２重化ＰＬＬ側の系切替を行っても装置側の瞬時誤
動作をひき起さないですむという効果がめる。
Ｌの２個の出力において、常に等しい出力位相（波形）
を得ることが出来、また２重化ＰＬＬの動作系切替を行
っても出力クロックの位相ジャンプを発生することが無
い。従って、この２重化ＰＬＬを２重系装置に適用すれ
ば、両系装置は時間差（位相差）無く動作可能であり、
かつ２重化ＰＬＬ側の系切替を行っても装置側の瞬時誤
動作をひき起さないですむという効果がめる。
第１図は本発明の原理構成を示した図、第２図は本発明
の具体的回路構成を示した図、第３図は本発明の適用例
を示す図、第４図は２重化ＰＬＬの従来の構成を示した
図である。 １００・・・０系ＰＬＬ、２００・・・１系ＰＬＬ。 １０・・・位相（クロック）入力端子、１１・・・０系
位相（クロック）出力端子、１２・・・１系位相（クロ
ック）出力端子、１６・・・動作系指定制御信号入力端
子、２１．２２・・・位相比較器、３１．３２・・・増
幅器、４１．４２・・・位相積分器（電圧制御全損器）
、５１５２・・・位相減衰器（カウンタ）、第 １ 回
の具体的回路構成を示した図、第３図は本発明の適用例
を示す図、第４図は２重化ＰＬＬの従来の構成を示した
図である。 １００・・・０系ＰＬＬ、２００・・・１系ＰＬＬ。 １０・・・位相（クロック）入力端子、１１・・・０系
位相（クロック）出力端子、１２・・・１系位相（クロ
ック）出力端子、１６・・・動作系指定制御信号入力端
子、２１．２２・・・位相比較器、３１．３２・・・増
幅器、４１．４２・・・位相積分器（電圧制御全損器）
、５１５２・・・位相減衰器（カウンタ）、第 １ 回
Claims (1)
- １、同一の周波数を入力とし、そのてい倍周波数を発生
することを目的として２重系設置された位相同期発振器
（ＰＬＬ）において、２個の電圧制御発振器出力間にお
互いに系交絡をもたせて動作系指定制御信号によりいず
れか１個の電圧制御発振器出力を両系出力信号とし、前
記動作系指定制御信号によつてその帰還ループが開かれ
たＰＬＬ系に対しては帰還信号として自系電圧制御発振
器の出力を供給し、かつ入力信号としても前記系交絡し
た他系電圧制御発振器出力に切替えるように構成したこ
とを特徴とする２重化ＰＬＬ同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100305A JP2613253B2 (ja) | 1988-04-25 | 1988-04-25 | ２重化位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100305A JP2613253B2 (ja) | 1988-04-25 | 1988-04-25 | ２重化位相同期発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01272231A true JPH01272231A (ja) | 1989-10-31 |
| JP2613253B2 JP2613253B2 (ja) | 1997-05-21 |
Family
ID=14270456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63100305A Expired - Lifetime JP2613253B2 (ja) | 1988-04-25 | 1988-04-25 | ２重化位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2613253B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07177025A (ja) * | 1993-12-21 | 1995-07-14 | Nec Corp | 二重化位相同期方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5113533A (ja) * | 1974-07-25 | 1976-02-03 | Yamura Shinkoseisakusho Kk |
-
1988
- 1988-04-25 JP JP63100305A patent/JP2613253B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5113533A (ja) * | 1974-07-25 | 1976-02-03 | Yamura Shinkoseisakusho Kk |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07177025A (ja) * | 1993-12-21 | 1995-07-14 | Nec Corp | 二重化位相同期方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2613253B2 (ja) | 1997-05-21 |
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