JPH01274467A - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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JPH01274467A JP63104714A JP10471488A JPH01274467A JP H01274467 A JPH01274467 A JP H01274467A JP 63104714 A JP63104714 A JP 63104714A JP 10471488 A JP10471488 A JP 10471488A JP H01274467 A JPH01274467 A JP H01274467A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置、特にバイポーラ形半導体記憶
装置の製造方法に関するものである。
〔従来の技術〕
近年、バイポーラ形半導体記憶装置に対する高集積化、
高速化の要求に対応するために、微細加工技術の進歩に
伴って、記憶素子などの微細化が進められてきた。しか
し、トランジスタサイズの微細化が進むにつれ、記憶素
子に蓄えられる電荷の量が減少するため、α線によるソ
フトエラーが大きな問題となっている。
この問題を解決するため、記憶素子領域のトランジスタ
のコレクタのエピタキシャル成長層を薄くして四部を形
成し、エピタキシャル層に跨って発生するベース・コレ
クタ間の寄生容量を増加させ、記憶素子が情報反転を起
こすために必要な１騨電荷量を多くして、ソフトエラー
率を下げるようにしている。
第２図ａ−ｅは、従来技術による、記憶素子領域のエピ
タキシャル層の凹部形成工程と、記憶素子領域および周
辺回路領域の素子間用の酸化膜形成工程、および上記両
値域のトランジスタ形成工程における主な工程段階にお
ける断面を示したものである。
第２図ａでは、Ｐ−型シリコン基板（１）上に埋込み＋ コレクタ層となるＮ型層（２）が形成されており、Ｎ＋
型埋込み層（２）の上にＮ型エピタキ、シャル層（３）
が形成されている。
次に、記憶素子領域（Ｍ）のＮ−型エピタキシャル層（
３）の表面をＬＯ００Ｓ法によって選択的に酸化し、＠
２図すのように、第１の厚い酸化膜（４＆）を形成する
０ その後、上記醇化！（４ａ）を全面除去することにより
、第２図Ｃのように、記憶素子領域（Ｍ）のＮ−型エピ
タキシャル層の凹部（５）を形成する。
次に、記憶素子領域（Ｍ）と周辺回路領域（Ｓ）中ノ、
トランジスタを形成しない領域のＮ−型エピタキシャル
層（３）の表面を、ＬＯＯＯＢ法によって選択的に酸化
し、第２図ｄのように、第２の厚い酸化膜（４ｂ）を形
成する。
その後、Ｎ型エピタキシャル層（３）の中にＰ十型ぺ〜
ス拡赦領域（６）を形成し、上記Ｐ十型ベース領域（６
）の中にＮ十型エミッタ領域（７）を形成し、第２図ｅ
のように、ＮＰＮ型トランジスタを形成する。
さらに、ＬＯ００Ｓ法を用いた場合は、素子の分離がで
きると同時に、Ｐ−型シリコン基板（１）と配線（図に
は示していない）との間に厚い酸化膜が介在することに
↓つで配線の寄生容量が低下する九め、半導体記憶装置
の高速動作に適している０しかし、ＬＯＯＯ８法による
酸化膜（４ｂ）は、酸化膜を形成しない領域に向ってそ
の周辺部が薄くなるように形成されるため、素子の分離
幅を縮少することが難しく集積度の向上に適さない。
そこで、素子分離の方法として、分離幅の縮少が期待で
き集積度の向上に適した溝堀分離法が採用されつつある
。この場合、周辺回路領域（Ｓ）の素子間の第２の厚い
酸化膜（４ｂ）形成のための別工程を追加する必要があ
る。従来方法に即して提案された製造工程の７０−を第
３図ａ　−ａ　ｆに示す。
第３図ａでは、Ｐ−型シリコン基板（１）上に埋込みコ
レクタとなるＮ十型層（２）が形成されており、上記Ｎ
十型埋込層（２）の上にＮ型エピタキシャル層（３）が
形成されている。
次に、記憶素子領域（Ｍ）のＮ−型エピタキシャル層（
３）の表面をＬＯＯＯ８法によって選択的に酸化し、第
３図すのように、第１の厚い酸化膜（４ａ）を形成する
０ その後、上記酸化！（４＆）を全面除去し、第３図Ｃの
ように、記憶素子領域（Ｍ）にＮ−型エピタキシャル層
の凹部（５）を形成する。
次に、配線の寄生容量を減らすために、周辺回路領域（
Ｓ）において素子間領域となる部分のＮ−型エピタキシ
ャル層（３）の表面を、Ｌ０００８法によって選択的に
醗化し、第３図ｄのように、第２の厚い酸化膜（４ｂ）
を形成する。
その後、溝堀分離法によって溝形の分離領域（８）を形
成する（第３図８）。
この後は、第２図ｅと同様に、Ｎ−型エピタキシャル層
（３）の中にＰ十型ペース拡散領域（６）を形成し、＋
　　。
上記Ｐ型ベース領域（６）の中にＮ十型エミッタ領域（
７）を形成する（第３図で）。
〔発明が解決しようとする課題〕
第２図に示すような従来の製造方法では、素子分離のた
めにｙ、ｏｏｏｓ法を用いて第２図とのように厚い酸化
１（４ｂ）を形成しているために、分Ｉ１幅を縮少する
ことが難しく、集積度の向上および半導体記憶装置の動
作の高速化に対する課題となっている〇 一方、第３図に示すような、この発明の考案過程で提案
された製造方法では、周辺回路領域（Ｓ）の素子間用の
酸化膜（４ｂ）および記憶素子領域（Ｍ）のエピタキシ
ャル層の四部（５）形成のための酸化膜（４＆）の形成
を２回の選択醸化工程によっているために、工程が長く
なり、製造工程簡略化に対する課題となっている。
また、上記酸化膜（４ａ、４ｂ）の位置決定のためのマ
スク合わせが各々の工程で必要なため、マスク合わせの
ための余裕を考慮する必要が生じ、高集積化に対する課
題となっている。
この発明は、上記のような課題を解決するためになされ
たもので、製造工程の簡略化と共に、集積度の向上、動
作の高速化を目的とする。
〔ｖＩＡ題を解決するための手段〕
この発明に係る半導体記憶装置の製造方法は、周辺回路
領域の素子間酸化膜と、記憶素子領域のエピタキシャル
層の四部形成に必要な酸化膜とを、１回の酸化によって
形成し、その後、記憶素子領域の凹部形成に必要な酸化
膜のみを選択的に除去するようにしたものである。
更に、溝堀分離法によって溝形の分離領域を形成し、素
子の分離を行うようにしたものである。
〔作用〕
この発明における酸化膜を形成する工程は、周辺回路領
域の素子間の酸化膜と、記憶素子領域のエピタキシャル
層の四部の形成に必要酸化膜とを形成するものであり、
製造工程数を１回の酸化工程で、かつマスク合わせの余
裕を必要としないで、上記両醗化膜を形成する。
また、溝形の分離領域を形成する工程は、素子同士を分
離するための溝形の領域を形成するものであり、溝形の
形状であることによって、分離幅の小さい分離領域を形
成する。
〔発明の実施例〕
以下、この発明に係る半導体装置の製造方法の１実施例
を第１図ａ　／％／　６を用いて説明する。
第１図ａは、Ｐ−型シリコン基板（１）上に埋込層とな
るＮ＋型層（２）を形成し、上記埋込Ｎ（２）の上にｆ
型エピタキシャル層（３）を形成した状態である。
次に、周辺回路領域（Ｓ）の素子間領域、及び記憶素子
領域（Ｍ）をＬＯＯＯ８法を用いて酸化することにより
、第１図すのように、上記の面領域（”　＋　Ｓ）に厚
い酸化膜（４＆、４１））が形成される。
次に、記憶素子領域（Ｍ）の上記酸化膜（４ａ）のみを
選択的に除去することにより、第１図ＯのようＫ、Ｎ−
型エピタキシャル層の凹み（５）が形成される０その後
、溝堀分離法によって溝形の分離領域（８）全形成し、
Ｎ−型エピタキシャル層（３）の中ニＰ十型ペース拡散
領域（６）を形成し、上記ペース拡散領域（６）の中Ｎ
十型エミッタ領域（７）を形成する（第１図（Ｌ）。
なお、上記実施例においては、シリコン基板（１）とベ
ース領域（６）をＰ型に、埋込層（２）、エピタキシャ
ル層（３）、エミッタ領域（７）をＮ型としているが、
Ｐ型とＮ型が入れかわったものについても適用できる。
〔発明の効果〕
以上のように、この発明の製造方法では、素子間を深い
溝で分離したので集積度が上がり高速動作が得られる。
また、深い溝で分離したので記憶素子領域の素子間酸化
膜が不要となり、記憶素子領域のエピタキシャル層の四
部形成用の酸化膜と周辺回路素子間の歳化膜を一度の酸
化工程で形成できて製造工程を短くでき、またマスク合
わせの位置余裕を考慮しないで良く、集積度が上げられ
る効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体記憶装置の製
造方法を説明するための要部断面図、第２図は従来の製
造方法を説明するための要部断面図、第３図は溝堀分離
法を採用した場合の製造方法を従来技術の延長として考
慮した場合について説明するための要部断面図である。 図において、（Ｍ）・・・記憶素子領域、（Ｓ）・・・
周辺回路領域、（１）・・・第一導電型シリコン基板、
（２）・・・第２導電型層（第２導電型埋込層）、（３
）・・・第２導電型エピタキシャル成長層、（４ａ、４
ｂ）・・・酸化膜、（５）・・・第２導電型エピタキシ
ャル成長層の凹み、（６）・・・第１導電型ペース拡散
領域、（７）・・・第２導電型エミツタ領域、（８）・
・・溝堀分離である。 なお、図中、同一符号は同一、または相当部分を示す０

Claims (1)

  1. 【特許請求の範囲】 第１導電型の半導体基板上に第２導電型の埋込みコレク
    タ層及びエピタキシャル成長層を形成した後、周辺回路
    素子間及び記憶素子領域全面に厚い酸化膜を形成する第
    １の工程と、 上記記憶素子領域に形成した厚い酸化膜のみを選択的に
    除去し凹部を形成する第２の工程と、素子間を深い溝で
    分離する第３の工程、 を含む半導体記憶装置の製造方法。
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