JPS631048A - Ｂｉ−ＣＭＯＳ集積回路の製造方法 - Google Patents
Ｂｉ−ＣＭＯＳ集積回路の製造方法Info
- Publication number
- JPS631048A JPS631048A JP61145336A JP14533686A JPS631048A JP S631048 A JPS631048 A JP S631048A JP 61145336 A JP61145336 A JP 61145336A JP 14533686 A JP14533686 A JP 14533686A JP S631048 A JPS631048 A JP S631048A
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- JP
- Japan
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- region
- forming
- conductivity type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
- H10D84/0109—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs the at least one component covered by H10D12/00 or H10D30/00 being a MOS device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｂｉ −０ＭＯ５集積回路特に超高速性、高
耐圧性及び高耐ンフトエラー性のＢｉ−ＣＭＯ３集積回
路の製造方法に関する。
耐圧性及び高耐ンフトエラー性のＢｉ−ＣＭＯ３集積回
路の製造方法に関する。
従来の技術
近年、Ｂｉ−ＣＭＯ５集積回路技術が進歩し、その特徴
を生かした超高速、低消費電力、高集積度のＳＲＡＭが
出現している。従来のＢｉ−ＣＭＯ９集積回路の製造方
法の一例を第２図ａ−第２図ｄに示す。
を生かした超高速、低消費電力、高集積度のＳＲＡＭが
出現している。従来のＢｉ−ＣＭＯ９集積回路の製造方
法の一例を第２図ａ−第２図ｄに示す。
第２図ａに示すようにＰ型基板１５中に、Ｎ型埋込コレ
クタ領域および０ＭＯ３領域下のＮ型埋込層と１６ｂと
、バイポーラ素子分離用２型埋込層１７を形成した後、
第２図すに示すようにＮ型エピタキシャル層１８を成長
させ、Ｎチャンネル型ＭＯ８）ランジスタのＰ型ウェル
領域１９ａとバイポーラ素子分離領域１９ｂをＰ型ウェ
ル層で形成する。次に第２図Ｃに示すように分離酸化膜
２ｏを形成し、ゲート酸化膜２１とポリシリコンゲート
電標２２とを形成した後、第２図ａに示すようにＰ型ソ
ース、ドレイン領域２３．Ｐ型ベース領域２４を形成し
、Ｎ型ソース、ドレイン領域２６、Ｎ型エミッタ領域２
６．Ｎ型コレクタコンタクト領域２７を形成する。
クタ領域および０ＭＯ３領域下のＮ型埋込層と１６ｂと
、バイポーラ素子分離用２型埋込層１７を形成した後、
第２図すに示すようにＮ型エピタキシャル層１８を成長
させ、Ｎチャンネル型ＭＯ８）ランジスタのＰ型ウェル
領域１９ａとバイポーラ素子分離領域１９ｂをＰ型ウェ
ル層で形成する。次に第２図Ｃに示すように分離酸化膜
２ｏを形成し、ゲート酸化膜２１とポリシリコンゲート
電標２２とを形成した後、第２図ａに示すようにＰ型ソ
ース、ドレイン領域２３．Ｐ型ベース領域２４を形成し
、Ｎ型ソース、ドレイン領域２６、Ｎ型エミッタ領域２
６．Ｎ型コレクタコンタクト領域２７を形成する。
第２図ｄに示されているように、α線によるンフトエラ
ー対策として、Ｎチャンネル型ＭＯＳトランジスタが形
成されるＰ型ウェル領域は、Ｎ型埋込層とＮ型エピタキ
シャル層によって囲まれた島になっている。
ー対策として、Ｎチャンネル型ＭＯＳトランジスタが形
成されるＰ型ウェル領域は、Ｎ型埋込層とＮ型エピタキ
シャル層によって囲まれた島になっている。
発明が解決しようとする問題点
しかし従来の製造方法では、Ｎチャンネル型ＭＯ３）ラ
ンジスタのソース、ドレイン領域とエピタキシャル層間
のパンチスルー耐圧の制限から、Ｐ型ウェル層をある程
度深くする必要がある。したがってエピタキシャル層も
厚くする必要があり、バイポーラトランジスタの高速化
を妨げる。
ンジスタのソース、ドレイン領域とエピタキシャル層間
のパンチスルー耐圧の制限から、Ｐ型ウェル層をある程
度深くする必要がある。したがってエピタキシャル層も
厚くする必要があり、バイポーラトランジスタの高速化
を妨げる。
問題点を解決するための手段
前記問題点を解決するために本発明は、−導電型の半導
体基板中に前記半導体基板と逆導電型の互に分離した第
１と第２と第３との埋込層を形成する工程と、前記第３
の埋込層の両側に分離した前記半導体基板と同導電型の
前記第３の埋込層の為の分離埋込層を形成する工程と、
前記第１゛の埋込層中に前記半導体基板と同導電型の第
４の埋込層を形成する工程と、前記半導体基板、前記第
１、第２．第３．第４の埋込層及び前記分離埋込層上に
前記半導体基板と逆導電型の薄いエピタキシャル層を成
長させる工程と、前記第４の埋込層及び前記分離埋込層
に接して前記エピタキシャル層内に前記第４の埋込層と
同導電型のウェル領域を形成する工程と、前記第１の埋
込層と前記第２の埋込層の中間及び前記分離埋込層に接
するウェル上及び前記第３の埋込層の所定の領域上のエ
ピタキシャル表面に夫々第１．第２．第３及び第４の分
離酸化膜を形成する工程と、前記第４の埋込層に接する
ウェル領域の表面の中央部に第１のゲート酸化膜と第１
のゲート電極とを順次積層する工程と、前記第２の埋込
層上の前記エピタキシャル層領域の表面中央部に第２の
ゲート酸化膜と第２のゲート電極とを順次積層する工程
と、前記第２のゲート酸化膜の両側の前記エピタキシャ
ル層領域内に其の表面に接して前記エピタキシャル層と
逆導電型ドレイン及びソース領域を形成し、前記第２と
第３の分離酸化膜の間の前記エピタキシャル層内に其の
表面に接して前記エピタキシャル層と逆導電型のベース
領域を形成する工程と、前記第１のゲート酸化膜の両側
の前記ウェル領域内に其の表面に接して前記ウェル領域
と逆導電型のドレイン及びソース領域を形成し、前記ベ
ース領域内に其の表面に接して前記ベース領域と逆導電
型のエミッタ領域を形成し、前記第３と第４の分離酸化
膜の間の前記エピタキシャル層内に其の表面に接して前
記エミッタ領域と同導電型のコレクタコンタクト領域を
形成する事を特徴とするＢｉ−ＣＭＯ３集積回路の製造
方法を提供する。
体基板中に前記半導体基板と逆導電型の互に分離した第
１と第２と第３との埋込層を形成する工程と、前記第３
の埋込層の両側に分離した前記半導体基板と同導電型の
前記第３の埋込層の為の分離埋込層を形成する工程と、
前記第１゛の埋込層中に前記半導体基板と同導電型の第
４の埋込層を形成する工程と、前記半導体基板、前記第
１、第２．第３．第４の埋込層及び前記分離埋込層上に
前記半導体基板と逆導電型の薄いエピタキシャル層を成
長させる工程と、前記第４の埋込層及び前記分離埋込層
に接して前記エピタキシャル層内に前記第４の埋込層と
同導電型のウェル領域を形成する工程と、前記第１の埋
込層と前記第２の埋込層の中間及び前記分離埋込層に接
するウェル上及び前記第３の埋込層の所定の領域上のエ
ピタキシャル表面に夫々第１．第２．第３及び第４の分
離酸化膜を形成する工程と、前記第４の埋込層に接する
ウェル領域の表面の中央部に第１のゲート酸化膜と第１
のゲート電極とを順次積層する工程と、前記第２の埋込
層上の前記エピタキシャル層領域の表面中央部に第２の
ゲート酸化膜と第２のゲート電極とを順次積層する工程
と、前記第２のゲート酸化膜の両側の前記エピタキシャ
ル層領域内に其の表面に接して前記エピタキシャル層と
逆導電型ドレイン及びソース領域を形成し、前記第２と
第３の分離酸化膜の間の前記エピタキシャル層内に其の
表面に接して前記エピタキシャル層と逆導電型のベース
領域を形成する工程と、前記第１のゲート酸化膜の両側
の前記ウェル領域内に其の表面に接して前記ウェル領域
と逆導電型のドレイン及びソース領域を形成し、前記ベ
ース領域内に其の表面に接して前記ベース領域と逆導電
型のエミッタ領域を形成し、前記第３と第４の分離酸化
膜の間の前記エピタキシャル層内に其の表面に接して前
記エミッタ領域と同導電型のコレクタコンタクト領域を
形成する事を特徴とするＢｉ−ＣＭＯ３集積回路の製造
方法を提供する。
作 用
本発明のＢｉ −ＣＭＯＳ集積回路の製造方法では、α
線によるソフトエラー対し強い構造を有しながら、エピ
タキシャル層を薄くでき、バイポーラトランジスタの高
速化が可能である。
線によるソフトエラー対し強い構造を有しながら、エピ
タキシャル層を薄くでき、バイポーラトランジスタの高
速化が可能である。
実施例
第１図ａ〜第１図ｄは本発明のＢｉ−ＣＭＯ３集積回路
の製造方法の一例を示している。
の製造方法の一例を示している。
第１図ａに示すようにまずＰ型基板１中のＮチャンネル
型ＭＯ３）ランジスタを形成する領域に比較的抵抗が高
く接合の深い第１Ｎ型埋込層２と、Ｐチャンネル型ＭＯ
３）ランジスタを形成する領域およびバイポーラトラン
ジスタの埋込コレクタ領域に第１Ｎ型埋込層よりも抵抗
が低く接合の浅い第２Ｎ型埋込層３を形成する。次に第
１Ｎ型埋込層中とバイポーラ素子分離領域にＰ型埋込層
４を形成する。第１図すに示すようにさらにＮ型エピタ
キシャル層５を成長した後、Ｐ型ウェル層６を形成する
ことにより、Ｐ型埋込層４と合わせてＮチャンネル型Ｍ
ＯＳトランジスタのウェル領域とバイポーラ素子分離領
域を形成する。第１図Ｃに示すようにその後分離酸化膜
７を形成し、ゲート酸化膜８およびポリシリコンゲート
電極９を形成した後、第１図ａに示すようにＰ型ンース
、ドレイン領域１Ｑ、Ｐ型ベース領域１１．Ｎ型ンース
、ドレイン領域１２．Ｎ型エミッタ領域１３゜Ｎ型コレ
クタコンタクタ領域１４を形成する。
型ＭＯ３）ランジスタを形成する領域に比較的抵抗が高
く接合の深い第１Ｎ型埋込層２と、Ｐチャンネル型ＭＯ
３）ランジスタを形成する領域およびバイポーラトラン
ジスタの埋込コレクタ領域に第１Ｎ型埋込層よりも抵抗
が低く接合の浅い第２Ｎ型埋込層３を形成する。次に第
１Ｎ型埋込層中とバイポーラ素子分離領域にＰ型埋込層
４を形成する。第１図すに示すようにさらにＮ型エピタ
キシャル層５を成長した後、Ｐ型ウェル層６を形成する
ことにより、Ｐ型埋込層４と合わせてＮチャンネル型Ｍ
ＯＳトランジスタのウェル領域とバイポーラ素子分離領
域を形成する。第１図Ｃに示すようにその後分離酸化膜
７を形成し、ゲート酸化膜８およびポリシリコンゲート
電極９を形成した後、第１図ａに示すようにＰ型ンース
、ドレイン領域１Ｑ、Ｐ型ベース領域１１．Ｎ型ンース
、ドレイン領域１２．Ｎ型エミッタ領域１３゜Ｎ型コレ
クタコンタクタ領域１４を形成する。
発明の効果
以上のような本発明の相補型ＭＩＳ集積回路の製造方法
では、α線によるソフトエラーに対し強い構造を有しな
がら、Ｎチャンネル型ＭＯＳトランジスタの耐圧の低下
なしに、エピタキシャル層を薄くすることが可能であシ
、超高速のバイポーラトランジスタの搭載が可能である
。
では、α線によるソフトエラーに対し強い構造を有しな
がら、Ｎチャンネル型ＭＯＳトランジスタの耐圧の低下
なしに、エピタキシャル層を薄くすることが可能であシ
、超高速のバイポーラトランジスタの搭載が可能である
。
第１図は本発明のＢｉ −ＣＭＯＳ集積回路の製造方法
の工程断面図、第２図は従来のＢｉ −ＣＭＯＳ集積回
路の製造方法の工程断面図である。 １．１５・・・・・・Ｐ型基板、２・・・・・・第１Ｎ
型埋込層、３・・・・・・第２Ｎ型埋込層、４，１７−
・・・・・Ｐ型埋込層、５．１８・・・・・・Ｎ型エピ
タキシャル層、６・・・・・・Ｐ型ウェル領域、７，２
０・・・・・・分離酸化膜、８，２１・・・・・・ゲー
ト酸化膜、９．２２・・・・・・ポリシリコンゲート電
極、１０．２３・・・・・・Ｐ型ソース、ドレイン領域
、１１．２４・・・・・・Ｐ型ベース領域、１２，２５
・・・・・・Ｎｕソース、ドレイン領域、１３，２６・
・・用Ｎｕエミッタ領域、１４，２７・・・・・・Ｎ型
コレクタコンタクト領域、１６ａ・・・・・・埋込コレ
クタ領域、１６ｂ・・・・・・Ｎ型埋込層、１９ａ・・
・・・・Ｐ型ウェル領域、１９ｂ・・・・・・バイポー
ラ素子分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
の工程断面図、第２図は従来のＢｉ −ＣＭＯＳ集積回
路の製造方法の工程断面図である。 １．１５・・・・・・Ｐ型基板、２・・・・・・第１Ｎ
型埋込層、３・・・・・・第２Ｎ型埋込層、４，１７−
・・・・・Ｐ型埋込層、５．１８・・・・・・Ｎ型エピ
タキシャル層、６・・・・・・Ｐ型ウェル領域、７，２
０・・・・・・分離酸化膜、８，２１・・・・・・ゲー
ト酸化膜、９．２２・・・・・・ポリシリコンゲート電
極、１０．２３・・・・・・Ｐ型ソース、ドレイン領域
、１１．２４・・・・・・Ｐ型ベース領域、１２，２５
・・・・・・Ｎｕソース、ドレイン領域、１３，２６・
・・用Ｎｕエミッタ領域、１４，２７・・・・・・Ｎ型
コレクタコンタクト領域、１６ａ・・・・・・埋込コレ
クタ領域、１６ｂ・・・・・・Ｎ型埋込層、１９ａ・・
・・・・Ｐ型ウェル領域、１９ｂ・・・・・・バイポー
ラ素子分離領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 一導電型の半導体基板中に前記半導体基板と逆導電型の
互に分離した第１と第２と第３との埋込層を形成する工
程と、前記第３の埋込層の両側に分離した前記半導体基
板と同導電型の前記第３の埋込層の為の分離埋込層を形
成する工程と、前記第１の埋込層中に前記半導体基板と
同導電型の第４の埋込層を形成する工程と、前記半導体
基板、前記第１、第２、第３、第４の埋込層及び前記分
離埋込層上に前記半導体基板と逆導電型の薄いエピタキ
シャル層を成長させる工程と、前記第４の埋込層及び前
記分離埋込層に接して前記エピタキシャル層内に前記第
４の埋込層と同導電型のウェル領域を形成する工程と、
前記第１の埋込層と前記第２の埋込層の中間及び前記分
離埋込層に接するウェル上及び前記第３の埋込層の所定
の領域上のエピタキシャル表面に夫々第１、第２、第３
及び第４の分離酸化膜を形成する工程と、前記第４の埋
込層に接するウェル領域の表面の中央部に第１のゲート
酸化膜と第１のゲート電極とを順次積層する工程と、前
記第２の埋込層上の前記エピタキシャル層領域の表面中
央部に第２のゲート酸化膜と第２のゲート電極とを順次
積層する工程と、前記第２のゲート酸化膜の両側の前記
エピタキシャル層領域内に其の表面に接して前記エピタ
キシャル層と逆導電型ドレイン及びソース領域を形成し
、前記第２と第３の分離酸化膜の間の前記エピタキシャ
ル層内に其の表面に接して前記エピタキシャル層と逆導
電型のベース領域を形成する工程と、前記第１のゲート
酸化膜の両側の前記ウェル領域内に其の表面に接して前
記ウェル領域と逆導電型のドレイン及びソース領域を形
成し、前記ベース領域内に其の表面に接して前記ベース
領域と逆導電型のエミッタ領域を形成し、前記第３と第
４の分離酸化膜の間の前記エピタキシャル層内に其の表
面に接して前記エミッタ領域と同導電型のコレクタコン
タクト領域を形成する事を特徴とするＢｉ−ＣＭＯＳ集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145336A JPS631048A (ja) | 1986-06-20 | 1986-06-20 | Ｂｉ−ＣＭＯＳ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61145336A JPS631048A (ja) | 1986-06-20 | 1986-06-20 | Ｂｉ−ＣＭＯＳ集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS631048A true JPS631048A (ja) | 1988-01-06 |
Family
ID=15382814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61145336A Pending JPS631048A (ja) | 1986-06-20 | 1986-06-20 | Ｂｉ−ＣＭＯＳ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631048A (ja) |
-
1986
- 1986-06-20 JP JP61145336A patent/JPS631048A/ja active Pending
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