JPH0127593B2 - - Google Patents
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- JPH0127593B2 JPH0127593B2 JP55001184A JP118480A JPH0127593B2 JP H0127593 B2 JPH0127593 B2 JP H0127593B2 JP 55001184 A JP55001184 A JP 55001184A JP 118480 A JP118480 A JP 118480A JP H0127593 B2 JPH0127593 B2 JP H0127593B2
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- Japan
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- bent
- electrode
- region
- charge
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/335—Channel regions of field-effect devices of charge-coupled devices
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- Solid State Image Pick-Up Elements (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、埋込みチヤネルの電荷結合半導体装
置に関し、高密度化に適した高性能の蛇行チヤネ
ル構造の電荷結合半導体装置に関するものであ
る。
置に関し、高密度化に適した高性能の蛇行チヤネ
ル構造の電荷結合半導体装置に関するものであ
る。
近年テレビジヨン分野等の信号処理用遅延デバ
イスを電荷結合素子（CCD）を用いて実現する
試みがなされており、この場合には、高帯域を得
るために高速動作でかつ大きな素子数を必要とす
る。例えば、NTSC方式の１水平走査期間（1H）
分のビデオ信号を1H時間（63.5μSec）だけ遅延
させるのに必要なCCDの素子数は、10.7MHzの標
本化周波数で駆動する場合に682.5素子となる。
2H時間を遅らせる遅延素子では、この２倍の
1365の素子数が必要となる。このような大きな素
子数のCCD遅延素子をIC化するときには、歩留
りと小型化のためにチヤネルを折り曲げた蛇行型
のチヤネル構造が採用される。このような蛇行型
のチヤネルとして、従来は次の２つの構造が考え
られてきた。その一つは、高濃度の導電層をチヤ
ネル折曲げ部に用いて、直線部のチヤネルから送
られてきた少数キヤリアを多数キヤリアの形で導
電層を通過させ、隣接する直線部のチヤネルへ転
送させる構成である。他の一つは、いわゆるレー
ストラツク状のチヤネル折曲げ部を形成して、転
送方向を逆転させる構造である。いずれの構造に
しても、高速度動作時の転送効率の劣化を避ける
ために、半導体基板の内部にキヤリアを走らせる
埋込みチヤネルのCCDの構造が用いられる。し
かしながら、前者では導電層をキヤリアが転送さ
れるときに、BBD動作モードになること、クロ
ツクパルスの供給電極との容量結合に伴つて生じ
るフイードスルーによるチヤネルキヤパシテイの
低下等の問題で転送効率が劣化するという欠点が
あり、また、後者ではレーストラツク状のチヤネ
ル折曲げ部に多数電極を配置する場合に設計が難
しいことやそれらの電極を走らせるフイールド部
分の面積が大きくなり、電極容量の増大が起こる
等の欠点があつた。このため、転送電極に印加す
るクロツクパルス供給源のドライバからみた電極
容量が大きく、高速駆動時の消費電力が大きくな
るという欠点があつた。特に、1H遅延線よりも
素子数の多いデバイスを高密度にパターンニング
する場合には、設計が煩雑になる上、レーストラ
ツク状の折曲げ部の数が増えるためにレーストラ
ツク状のチヤネルに囲まれたフイールド部分の占
有面積が大きくなりより一層電極容量が大きくな
つてしまう。このように、折曲げ部の数が増える
と、複数の折曲げチヤネル部の大きさの和でチツ
プの高密度化が制限され、直線状の転送部におけ
る活性チヤネル領域を分離するチヤネルストツプ
領域の幅を広くせざるを得なくなる。このため、
電極容量の増大は避けられず、高密度のパターン
設計が困難であつた。
イスを電荷結合素子（CCD）を用いて実現する
試みがなされており、この場合には、高帯域を得
るために高速動作でかつ大きな素子数を必要とす
る。例えば、NTSC方式の１水平走査期間（1H）
分のビデオ信号を1H時間（63.5μSec）だけ遅延
させるのに必要なCCDの素子数は、10.7MHzの標
本化周波数で駆動する場合に682.5素子となる。
2H時間を遅らせる遅延素子では、この２倍の
1365の素子数が必要となる。このような大きな素
子数のCCD遅延素子をIC化するときには、歩留
りと小型化のためにチヤネルを折り曲げた蛇行型
のチヤネル構造が採用される。このような蛇行型
のチヤネルとして、従来は次の２つの構造が考え
られてきた。その一つは、高濃度の導電層をチヤ
ネル折曲げ部に用いて、直線部のチヤネルから送
られてきた少数キヤリアを多数キヤリアの形で導
電層を通過させ、隣接する直線部のチヤネルへ転
送させる構成である。他の一つは、いわゆるレー
ストラツク状のチヤネル折曲げ部を形成して、転
送方向を逆転させる構造である。いずれの構造に
しても、高速度動作時の転送効率の劣化を避ける
ために、半導体基板の内部にキヤリアを走らせる
埋込みチヤネルのCCDの構造が用いられる。し
かしながら、前者では導電層をキヤリアが転送さ
れるときに、BBD動作モードになること、クロ
ツクパルスの供給電極との容量結合に伴つて生じ
るフイードスルーによるチヤネルキヤパシテイの
低下等の問題で転送効率が劣化するという欠点が
あり、また、後者ではレーストラツク状のチヤネ
ル折曲げ部に多数電極を配置する場合に設計が難
しいことやそれらの電極を走らせるフイールド部
分の面積が大きくなり、電極容量の増大が起こる
等の欠点があつた。このため、転送電極に印加す
るクロツクパルス供給源のドライバからみた電極
容量が大きく、高速駆動時の消費電力が大きくな
るという欠点があつた。特に、1H遅延線よりも
素子数の多いデバイスを高密度にパターンニング
する場合には、設計が煩雑になる上、レーストラ
ツク状の折曲げ部の数が増えるためにレーストラ
ツク状のチヤネルに囲まれたフイールド部分の占
有面積が大きくなりより一層電極容量が大きくな
つてしまう。このように、折曲げ部の数が増える
と、複数の折曲げチヤネル部の大きさの和でチツ
プの高密度化が制限され、直線状の転送部におけ
る活性チヤネル領域を分離するチヤネルストツプ
領域の幅を広くせざるを得なくなる。このため、
電極容量の増大は避けられず、高密度のパターン
設計が困難であつた。
本発明の目的は、前記従来の欠点を除去せしめ
た埋込みチヤネル電荷結合半導体装置を提供する
ことにある。
た埋込みチヤネル電荷結合半導体装置を提供する
ことにある。
本発明によれば、
折曲げチヤンネル部を有する埋込チヤンネル電
荷結合半導体装置において前記折曲げ部活性チヤ
ネル上のゲート電極のチヤネル長方向の平均的な
長さを、直線状のチヤネル部よりも長く、かつ転
送効率の劣化が無視できる値に設定し、折り曲げ
部のチヤネル幅を直線部とほぼ同等になるように
形成されたコの字形構成となつていることを特徴
とする埋込みチヤネル電荷結合半導体装置が得ら
れる。
荷結合半導体装置において前記折曲げ部活性チヤ
ネル上のゲート電極のチヤネル長方向の平均的な
長さを、直線状のチヤネル部よりも長く、かつ転
送効率の劣化が無視できる値に設定し、折り曲げ
部のチヤネル幅を直線部とほぼ同等になるように
形成されたコの字形構成となつていることを特徴
とする埋込みチヤネル電荷結合半導体装置が得ら
れる。
以下、図面を用いて本発明を詳細に説明する。
第１図は本発明の埋込みチヤネル電荷結合半導体
装置の一実施例を示す部分拡大図である。本明細
書では、便宜上Si半導体のｐ型導電性を用いる例
について説明するが、CCDを作りうる物質なら
ばどのような物質を用いても実施でき、またｎ形
導電性の半導体基板を用いても実施可能である。
第１図はCCDが構成される半導体基板の上面か
らみたチヤネルの折り曲げ部の拡大図である。
CCDのチヤネル部１１は、ｐ形半導体基板上に
リン（又はAs）をドーズした埋込みチヤネル領
域として形成され、フイールド部１０により隣接
する活性チヤネル領域との電気的な結合が起こら
ないように分離されている。フイールド部１０
は、ｐ形半導体基板上にボロンのイオンを熱拡散
もしくはイオン注入の手段によりドーズし、その
直上の酸化膜厚を活性領域のゲート酸化膜厚の約
10倍に厚く形成して、SiとSiO2との界面電位が
低く設定された領域である。活性領域１１の直上
に設けられたゲート酸化膜を介して、CCDのチ
ヤネル内を電荷転送行なわせるための一連の転送
電極が12〜16、17〜21として形成される。これら
の転送電極は、通常多結晶Si等の導電性物質で製
造され、フイールド部の適当な個所にてより導電
率の高い物質例えばAl等の物質により作られた
バス線へ電気的に接続される。このバス線には、
CCDのテツプ外部に設けたドライバから、もし
くはCCDのテツプ上にIC化したドライバから電
荷転送用の駆動パルスが供給される。この駆動パ
ルスとしては、１相〜４相等の任意の相のパルス
を供給して差しつかえない。本明細書では、便宜
上２相の50％クロスパルスを供給する装置につい
て述べる。この２相駆動に適した構造として、
CCDのチヤネルにはバリア領域が形成され、電
荷転送の一方向性を得ている。第２図は、第１図
に示したＡ―A′面での構造断面図及び各部のチ
ヤネル電位分布を示した図である。同図におい
て、第１図と同一番号は同一構成要素を表わす、
フイールド部１０は、厚いフイールド酸化膜４０
とその直下に設けた基板と同一導電性の高濃度の
P+層４１で成つている。チヤネル領域は、リン
のドーズのみで形成された蓄積部４３とリンのド
ーズの他にさらにボロンをイオン注入して形成さ
れたバリア領域４４から成つている。従つて、そ
れぞれのチヤネル領域のチヤネル電位は、５０に
示す如くバリア領域の電位が蓄積部よりも低くな
る。このため、電荷転送はＰからP′へと一方向へ
しか行なわれないようになる。２相駆動の場合に
は、１２と１７、１４と１９、１６と２１がパル
スＰ１の相にバス線で接続され、１３と１８、１
５と２０が他方のパルスＰ２の相にバス線で接続
される。ここで、１７〜２１の電極は第１層目の
多結晶Si層であり、１２〜１６の電極は第２層目
の多結晶Si層である。電位分布５０は、Ｐ１が高
レベル（Ｐ２は低レベル）の電位の状態における
分布を表わしており、Ｐ１が低レベル（Ｐ２は高
レベル）に遷移すると、５１に示す電位分布に変
わる。即ち、Ｐ１が高レベル時に、２０のゲート
電極下のチヤネルに蓄えられていた電荷５２は、
Ｐ１が低レベルへ遷移することにより隣接する２
１のゲート電極下の蓄積部へ移される。かかる一
方向転送は、第１図の直線部のチヤネルから折曲
げ部へあるいは折曲げ部から直線部のチヤネルへ
と同様な動作により確実に行なわれる。５１の電
位分布に示した電荷５３は、直線部チヤネルにお
ける１８の蓄積ゲート電極下のチヤネルから折曲
げ部の蓄積ゲート電極１９下へバリア領域４４を
通つて転送されたキヤリアである。このような転
送動作が２１の蓄積ゲート電極下から１８の蓄積
ゲート電極下へも行なわれる。チヤネル折曲げ部
は埋込みチヤネルで形成されているため、高い電
子移動度を有することと大きなフリンジング電界
が隣接するゲート電極下のチヤネルに作用する。
このため、かかる転送動作時に折曲げ部での転送
効率の劣化は考えられない。第１図の電極構造で
の特徴は折曲げチヤネル部の１電極の平均的なチ
ヤネル長（活性領域での長さ）を直線部の電極長
よりも長く設定し、この長さを転送効率の劣化が
無視できるような大きさまでに制限して構成する
という点である。更に、折曲げ部をコの字形チヤ
ネルとし、且つ折曲げ部のチヤネル幅を直線状の
チヤネル部の幅とほゞ同等になるように形成する
ことによつて、電極容量が最小限に抑えられる構
成になつている点である。ここで、折曲げ角の部
分の形状は、円弧形、角形等の様々な形をとれる
ことは言うまでもない。かかる折曲げ構造の
CCDでは、折曲げチヤネル部の素子数をきわめ
て少く設計できる（第１図では２素子）ので、平
均的な暗電流は従来のレーストラツク状の構造よ
りも少くなり、デバイスのダイナミツクレンジを
広く扱うことが可能となる。また、折曲げチヤネ
ル部に用いる電極数が少いために、隣接する直線
状のチヤネル部を分離するためのチヤネルストツ
プ領域の幅を小さくすることができる。第１図で
は、チヤネルストツプ領域の幅を約30μmに設定
できている。さらに、折曲げ部のチヤネルで囲ま
れたフイールド領域がほとんど存在しないため
に、電極を走らせるフイールド領域の面積が大幅
に低下し、電極容量を小さくすることができる。
特に、素子数が多いデバイスの構成では、この容
量低減の効果が著しく、レーストラツク状の構造
よりも一層有利となる。また、かかる構造では、
従来のn+の導電層を折曲げ部に設けた構造より
もはるかに優れた転送効率が得られ、高性能のデ
バイスを実現きる。この他、構造が簡単であるた
め、電極配置のパターンニング等の設計が容易に
なるという利点もある。このように、多素子、高
密度化に適した構造である。
第１図は本発明の埋込みチヤネル電荷結合半導体
装置の一実施例を示す部分拡大図である。本明細
書では、便宜上Si半導体のｐ型導電性を用いる例
について説明するが、CCDを作りうる物質なら
ばどのような物質を用いても実施でき、またｎ形
導電性の半導体基板を用いても実施可能である。
第１図はCCDが構成される半導体基板の上面か
らみたチヤネルの折り曲げ部の拡大図である。
CCDのチヤネル部１１は、ｐ形半導体基板上に
リン（又はAs）をドーズした埋込みチヤネル領
域として形成され、フイールド部１０により隣接
する活性チヤネル領域との電気的な結合が起こら
ないように分離されている。フイールド部１０
は、ｐ形半導体基板上にボロンのイオンを熱拡散
もしくはイオン注入の手段によりドーズし、その
直上の酸化膜厚を活性領域のゲート酸化膜厚の約
10倍に厚く形成して、SiとSiO2との界面電位が
低く設定された領域である。活性領域１１の直上
に設けられたゲート酸化膜を介して、CCDのチ
ヤネル内を電荷転送行なわせるための一連の転送
電極が12〜16、17〜21として形成される。これら
の転送電極は、通常多結晶Si等の導電性物質で製
造され、フイールド部の適当な個所にてより導電
率の高い物質例えばAl等の物質により作られた
バス線へ電気的に接続される。このバス線には、
CCDのテツプ外部に設けたドライバから、もし
くはCCDのテツプ上にIC化したドライバから電
荷転送用の駆動パルスが供給される。この駆動パ
ルスとしては、１相〜４相等の任意の相のパルス
を供給して差しつかえない。本明細書では、便宜
上２相の50％クロスパルスを供給する装置につい
て述べる。この２相駆動に適した構造として、
CCDのチヤネルにはバリア領域が形成され、電
荷転送の一方向性を得ている。第２図は、第１図
に示したＡ―A′面での構造断面図及び各部のチ
ヤネル電位分布を示した図である。同図におい
て、第１図と同一番号は同一構成要素を表わす、
フイールド部１０は、厚いフイールド酸化膜４０
とその直下に設けた基板と同一導電性の高濃度の
P+層４１で成つている。チヤネル領域は、リン
のドーズのみで形成された蓄積部４３とリンのド
ーズの他にさらにボロンをイオン注入して形成さ
れたバリア領域４４から成つている。従つて、そ
れぞれのチヤネル領域のチヤネル電位は、５０に
示す如くバリア領域の電位が蓄積部よりも低くな
る。このため、電荷転送はＰからP′へと一方向へ
しか行なわれないようになる。２相駆動の場合に
は、１２と１７、１４と１９、１６と２１がパル
スＰ１の相にバス線で接続され、１３と１８、１
５と２０が他方のパルスＰ２の相にバス線で接続
される。ここで、１７〜２１の電極は第１層目の
多結晶Si層であり、１２〜１６の電極は第２層目
の多結晶Si層である。電位分布５０は、Ｐ１が高
レベル（Ｐ２は低レベル）の電位の状態における
分布を表わしており、Ｐ１が低レベル（Ｐ２は高
レベル）に遷移すると、５１に示す電位分布に変
わる。即ち、Ｐ１が高レベル時に、２０のゲート
電極下のチヤネルに蓄えられていた電荷５２は、
Ｐ１が低レベルへ遷移することにより隣接する２
１のゲート電極下の蓄積部へ移される。かかる一
方向転送は、第１図の直線部のチヤネルから折曲
げ部へあるいは折曲げ部から直線部のチヤネルへ
と同様な動作により確実に行なわれる。５１の電
位分布に示した電荷５３は、直線部チヤネルにお
ける１８の蓄積ゲート電極下のチヤネルから折曲
げ部の蓄積ゲート電極１９下へバリア領域４４を
通つて転送されたキヤリアである。このような転
送動作が２１の蓄積ゲート電極下から１８の蓄積
ゲート電極下へも行なわれる。チヤネル折曲げ部
は埋込みチヤネルで形成されているため、高い電
子移動度を有することと大きなフリンジング電界
が隣接するゲート電極下のチヤネルに作用する。
このため、かかる転送動作時に折曲げ部での転送
効率の劣化は考えられない。第１図の電極構造で
の特徴は折曲げチヤネル部の１電極の平均的なチ
ヤネル長（活性領域での長さ）を直線部の電極長
よりも長く設定し、この長さを転送効率の劣化が
無視できるような大きさまでに制限して構成する
という点である。更に、折曲げ部をコの字形チヤ
ネルとし、且つ折曲げ部のチヤネル幅を直線状の
チヤネル部の幅とほゞ同等になるように形成する
ことによつて、電極容量が最小限に抑えられる構
成になつている点である。ここで、折曲げ角の部
分の形状は、円弧形、角形等の様々な形をとれる
ことは言うまでもない。かかる折曲げ構造の
CCDでは、折曲げチヤネル部の素子数をきわめ
て少く設計できる（第１図では２素子）ので、平
均的な暗電流は従来のレーストラツク状の構造よ
りも少くなり、デバイスのダイナミツクレンジを
広く扱うことが可能となる。また、折曲げチヤネ
ル部に用いる電極数が少いために、隣接する直線
状のチヤネル部を分離するためのチヤネルストツ
プ領域の幅を小さくすることができる。第１図で
は、チヤネルストツプ領域の幅を約30μmに設定
できている。さらに、折曲げ部のチヤネルで囲ま
れたフイールド領域がほとんど存在しないため
に、電極を走らせるフイールド領域の面積が大幅
に低下し、電極容量を小さくすることができる。
特に、素子数が多いデバイスの構成では、この容
量低減の効果が著しく、レーストラツク状の構造
よりも一層有利となる。また、かかる構造では、
従来のn+の導電層を折曲げ部に設けた構造より
もはるかに優れた転送効率が得られ、高性能のデ
バイスを実現きる。この他、構造が簡単であるた
め、電極配置のパターンニング等の設計が容易に
なるという利点もある。このように、多素子、高
密度化に適した構造である。
第３図は、本発明になる埋込みチヤネル電荷結
合半導体装置の他の一実施例を示す部分拡大図で
ある。第１図と同一番号は、同一構成要素を表わ
す。本実施例では、２２〜２４がバリア領域を形
成する電極、２５〜２７が蓄積部を形成する電極
であり、折曲げチヤネル部の素子数は１素子とし
て構成されている。また、折曲げ部と最隣接した
転送電極２３，２６のチヤネル長を直線部よりも
長くして、隣接するチヤネルの同一相の電極を結
ぶ多結晶Siの配線長が最小になるように配置され
ている。折曲げチヤネル部のチヤネル幅について
は、第１図と同じ構造である。このような構造で
は、折曲げ部を構成する電極数がほんの２個しか
ないため、チヤネル分離用のチヤネルストツプ領
域の幅をきわめて小さくすることが可能である。
本実施例では、約15μm以下までの幅に低下でき
る。従つて、直線状のチヤネル間に形成されるフ
イールド領域上に走る電極部の占有面積が小さく
なるのでより電極容量の低減が可能となる。本実
施例では、折曲げ部を構成するバリア部電極２４
の転送方向の平均的な長さと蓄積部電極２７の転
送方向の平均的な長さは、かかる折曲げチヤネル
部での転送効率の低下が無視できる値に設定され
る。そのために、チヤネル間のギヤツプ領域の幅
が可能な限り狭く構成される。かかる構造で得ら
れる他の利点は、第１図に示した構造の場合と全
く同様である。
合半導体装置の他の一実施例を示す部分拡大図で
ある。第１図と同一番号は、同一構成要素を表わ
す。本実施例では、２２〜２４がバリア領域を形
成する電極、２５〜２７が蓄積部を形成する電極
であり、折曲げチヤネル部の素子数は１素子とし
て構成されている。また、折曲げ部と最隣接した
転送電極２３，２６のチヤネル長を直線部よりも
長くして、隣接するチヤネルの同一相の電極を結
ぶ多結晶Siの配線長が最小になるように配置され
ている。折曲げチヤネル部のチヤネル幅について
は、第１図と同じ構造である。このような構造で
は、折曲げ部を構成する電極数がほんの２個しか
ないため、チヤネル分離用のチヤネルストツプ領
域の幅をきわめて小さくすることが可能である。
本実施例では、約15μm以下までの幅に低下でき
る。従つて、直線状のチヤネル間に形成されるフ
イールド領域上に走る電極部の占有面積が小さく
なるのでより電極容量の低減が可能となる。本実
施例では、折曲げ部を構成するバリア部電極２４
の転送方向の平均的な長さと蓄積部電極２７の転
送方向の平均的な長さは、かかる折曲げチヤネル
部での転送効率の低下が無視できる値に設定され
る。そのために、チヤネル間のギヤツプ領域の幅
が可能な限り狭く構成される。かかる構造で得ら
れる他の利点は、第１図に示した構造の場合と全
く同様である。
第４図は、本発明となる埋込みチヤネル電荷結
合半導体装置のさらに他の一実施例を示す部分拡
大図である。第１図、第２図と同一番号は、同一
構成要素を表わしている。同図において、２８〜
３０がバリア部を形成する電極、３１〜３３が蓄
積部を形成する電極である。本実施例では、折曲
げチヤネル部のバリア部電極３０と蓄積部電極３
３のチヤネル領域を直線部のチヤネル領域まで拡
げることにより、直線部のチヤネル長を一定に維
持したまま、フイールド領域を走る多結晶Siの同
一相電極の配線長が最小となるように配置した構
造である。この構造で得られる効果は、第３図に
示した実施例の場合と同じである。もちろん、バ
リア部電極３０と蓄積部電極３３の転送方向の平
均的な長さは、折曲げチヤネル部での転送効率の
低下が無視できるような値に設定される。
合半導体装置のさらに他の一実施例を示す部分拡
大図である。第１図、第２図と同一番号は、同一
構成要素を表わしている。同図において、２８〜
３０がバリア部を形成する電極、３１〜３３が蓄
積部を形成する電極である。本実施例では、折曲
げチヤネル部のバリア部電極３０と蓄積部電極３
３のチヤネル領域を直線部のチヤネル領域まで拡
げることにより、直線部のチヤネル長を一定に維
持したまま、フイールド領域を走る多結晶Siの同
一相電極の配線長が最小となるように配置した構
造である。この構造で得られる効果は、第３図に
示した実施例の場合と同じである。もちろん、バ
リア部電極３０と蓄積部電極３３の転送方向の平
均的な長さは、折曲げチヤネル部での転送効率の
低下が無視できるような値に設定される。
以上の説明で明らかなように、本発明によれば
ビデオ帯域で用いる遅延素子の如く高速動作時に
も転送効率の低下がなく、折曲げ部が囲むフイー
ルド領域をほとんどなくし、隣接チヤネル間を分
離するチヤネルストツプ領域の幅を小さく設計で
きるため、電極容量を小さくすることが可能とな
る。従つて、CCDを駆動するためのドライバの
オンチツプIC化も容易となる。また、折曲げ部
分の素子数が少ないため、平均的な平均的な暗電
流も小さく抑えることができ、CCDのダイナミ
ツクレンジを広く扱うことが可能になる。本発明
の構造は、素子数が多くなる程従来の構造よりも
その高密度化の特徴がより一層発揮される。即
ち、2H遅延線、フレームメモリ等のデバイスを
実現するのに有益な構造となる。尚、本明細書で
は埋込みチヤネルCCDについての構造を述べた
が、チヤネルにドーズを行なわない表面チヤネル
CCDで構成しても一向にさしつかえない。また、
２相駆動のCCDを実施するのにチヤネル領域へ
不純物イオンをドーズした例について説明した
が、ゲート酸化膜の膜厚を変えることによつて一
方向性を得ることも可能であることは言うまでも
ない。
ビデオ帯域で用いる遅延素子の如く高速動作時に
も転送効率の低下がなく、折曲げ部が囲むフイー
ルド領域をほとんどなくし、隣接チヤネル間を分
離するチヤネルストツプ領域の幅を小さく設計で
きるため、電極容量を小さくすることが可能とな
る。従つて、CCDを駆動するためのドライバの
オンチツプIC化も容易となる。また、折曲げ部
分の素子数が少ないため、平均的な平均的な暗電
流も小さく抑えることができ、CCDのダイナミ
ツクレンジを広く扱うことが可能になる。本発明
の構造は、素子数が多くなる程従来の構造よりも
その高密度化の特徴がより一層発揮される。即
ち、2H遅延線、フレームメモリ等のデバイスを
実現するのに有益な構造となる。尚、本明細書で
は埋込みチヤネルCCDについての構造を述べた
が、チヤネルにドーズを行なわない表面チヤネル
CCDで構成しても一向にさしつかえない。また、
２相駆動のCCDを実施するのにチヤネル領域へ
不純物イオンをドーズした例について説明した
が、ゲート酸化膜の膜厚を変えることによつて一
方向性を得ることも可能であることは言うまでも
ない。
第１図は本発明の埋込みチヤネル電荷結合半導
体装置の一実施例を示す部分拡大図、第２図は第
１図のＡ―A′面での構造断面図及びチヤネル電
位分布を示す図、第３図は本発明の埋込みチヤネ
ル電荷結合半導体装置の他の一実施例を示す部分
拡大図、第４図は本発明になる埋込みチヤネル電
荷結合半導体装置の更に他の一実施例を示す部分
拡大図である。 図において、１０……フイールド領域、１１…
…活性チヤネル領域、１２〜３３……ゲート電
極、４０……酸化膜、４１……P+の導電層、４
２……半導体基板、４３……埋込みチヤネル蓄積
部、４４……埋込みチヤネルバリア部、５０，５
１……電位分布、５２，５３……少数キヤリア。
体装置の一実施例を示す部分拡大図、第２図は第
１図のＡ―A′面での構造断面図及びチヤネル電
位分布を示す図、第３図は本発明の埋込みチヤネ
ル電荷結合半導体装置の他の一実施例を示す部分
拡大図、第４図は本発明になる埋込みチヤネル電
荷結合半導体装置の更に他の一実施例を示す部分
拡大図である。 図において、１０……フイールド領域、１１…
…活性チヤネル領域、１２〜３３……ゲート電
極、４０……酸化膜、４１……P+の導電層、４
２……半導体基板、４３……埋込みチヤネル蓄積
部、４４……埋込みチヤネルバリア部、５０，５
１……電位分布、５２，５３……少数キヤリア。
Claims (1)
- １ 折曲げチヤネル部を有する埋込みチヤネル電
荷結合半導体装置において、前記折曲げ活性チヤ
ネル上のゲート電極のチヤネル長方向の平均的な
長さを直線状のチヤネル部よりも長く、かつ転送
効率の劣化が無視できるような値に設定し、折曲
げ部のチヤネル幅を直線部とほぼ同等になるよう
に形成されたコの字形構成となつていることを特
徴とする埋込みチヤネル電荷結合半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP118480A JPS5698866A (en) | 1980-01-09 | 1980-01-09 | Buried channel charge coupled semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP118480A JPS5698866A (en) | 1980-01-09 | 1980-01-09 | Buried channel charge coupled semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5698866A JPS5698866A (en) | 1981-08-08 |
| JPH0127593B2 true JPH0127593B2 (ja) | 1989-05-30 |
Family
ID=11494358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP118480A Granted JPS5698866A (en) | 1980-01-09 | 1980-01-09 | Buried channel charge coupled semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5698866A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028265A (ja) * | 1983-07-27 | 1985-02-13 | Canon Inc | 電荷転送デバイス |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921189B2 (ja) * | 1978-10-30 | 1984-05-18 | 松下電子工業株式会社 | 電荷転送装置 |
-
1980
- 1980-01-09 JP JP118480A patent/JPS5698866A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5698866A (en) | 1981-08-08 |
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