JPH0127609B2 - - Google Patents
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- JPH0127609B2 JPH0127609B2 JP54144178A JP14417879A JPH0127609B2 JP H0127609 B2 JPH0127609 B2 JP H0127609B2 JP 54144178 A JP54144178 A JP 54144178A JP 14417879 A JP14417879 A JP 14417879A JP H0127609 B2 JPH0127609 B2 JP H0127609B2
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- Japan
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- circuit
- input
- logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、論理回路に係り、特に集積回路化さ
れたIC論理回路に関する。
れたIC論理回路に関する。
IC論理回路においては、入力のある値に対し
て出力が変化し、この時の入力の値を閾値と呼
ぶ。一般的に、閾値付近での入力の変化に対する
出力の変化の割合は無限大ではなく、従つてある
巾の遷移領域が存在する。即ち、入力がこの遷移
領域にある時は出力は論理レベルにない。この意
味で上記の遷移領域を出力に関する不感領域と云
うことにする。出力が論理レベルにないというこ
とは、その時、論理回路は本来の論理機能をなし
得ないわけであるが、更にその状態が一定期間続
くと装置に異常電流が流れるとか論理状態が誤つ
た側へ反転してしまうと云つた不都合が生じる場
合があり、このような場合には、入力に不感領域
に一定期間以上滞在してはならない等の制限を設
ける必要があつた。第１図及び第２図を参照して
従来例について説明する。ここでは一例としてイ
ンバータ回路について説明する。第１図に示す入
力INと出力OUTを備えたインバータ回路Ｉの入
出力特性は第２図に示す通り、入力INが不感領
域V1〜V2の外にある時は出力はレベルO1を最小
値とする第１の論理レベル又はレベルO2を最大
値とする第２の論理レベルにあるが、前記不感領
域V1V2の中にある時は前記第１の論理レベルの
最小値O1と第２の論理レベルの最大値O2の間に
あり、即ち論理レベルにない。従つて入力INが
比較的ゆつくり論理変化して不感領域に長く滞在
した場合、出力OUTはその間非論理レベルO1〜
O2にあり続けることになり、上記の様な不都合
が生じる。
て出力が変化し、この時の入力の値を閾値と呼
ぶ。一般的に、閾値付近での入力の変化に対する
出力の変化の割合は無限大ではなく、従つてある
巾の遷移領域が存在する。即ち、入力がこの遷移
領域にある時は出力は論理レベルにない。この意
味で上記の遷移領域を出力に関する不感領域と云
うことにする。出力が論理レベルにないというこ
とは、その時、論理回路は本来の論理機能をなし
得ないわけであるが、更にその状態が一定期間続
くと装置に異常電流が流れるとか論理状態が誤つ
た側へ反転してしまうと云つた不都合が生じる場
合があり、このような場合には、入力に不感領域
に一定期間以上滞在してはならない等の制限を設
ける必要があつた。第１図及び第２図を参照して
従来例について説明する。ここでは一例としてイ
ンバータ回路について説明する。第１図に示す入
力INと出力OUTを備えたインバータ回路Ｉの入
出力特性は第２図に示す通り、入力INが不感領
域V1〜V2の外にある時は出力はレベルO1を最小
値とする第１の論理レベル又はレベルO2を最大
値とする第２の論理レベルにあるが、前記不感領
域V1V2の中にある時は前記第１の論理レベルの
最小値O1と第２の論理レベルの最大値O2の間に
あり、即ち論理レベルにない。従つて入力INが
比較的ゆつくり論理変化して不感領域に長く滞在
した場合、出力OUTはその間非論理レベルO1〜
O2にあり続けることになり、上記の様な不都合
が生じる。
本発明の目的は、出力が論理レベルにないこと
を検知する手段を備えた論理回路を提供すること
にある。
を検知する手段を備えた論理回路を提供すること
にある。
本発明においては、上記検知手段は、上記出力
に関する不感領域よりも値の小さい第１の不感領
域と値の大きい第２の不感領域を持ち入力が前記
第１と第２の不感領域の間にある時、第１の論理
レベルにあり、前記第１の不感領域よりも小さい
時、又は前記第２の不感領域よりも大きい時、第
２の論理レベルにある出力を出力する回路で構成
することが出来る 第３図及び第４図を参照して本発明の参考構成
について説明する。ここでは一例としてインバー
タ回路に検知手段を設けた場合について説明す
る。
に関する不感領域よりも値の小さい第１の不感領
域と値の大きい第２の不感領域を持ち入力が前記
第１と第２の不感領域の間にある時、第１の論理
レベルにあり、前記第１の不感領域よりも小さい
時、又は前記第２の不感領域よりも大きい時、第
２の論理レベルにある出力を出力する回路で構成
することが出来る 第３図及び第４図を参照して本発明の参考構成
について説明する。ここでは一例としてインバー
タ回路に検知手段を設けた場合について説明す
る。
第３図に示すように、論理回路Ｒはインバータ
回路Ｉと検知手段Ｓとから成り、入力INとイン
バータ出力OUT及び検知手段Ｓの出力OSを備え
ている。入力INがインバータ回路Ｉの出力OUT
に関する不感領域にあつて前記出力OUTが論理
レベルにない時に検知手段Ｓの出力OSが出力さ
れる。
回路Ｉと検知手段Ｓとから成り、入力INとイン
バータ出力OUT及び検知手段Ｓの出力OSを備え
ている。入力INがインバータ回路Ｉの出力OUT
に関する不感領域にあつて前記出力OUTが論理
レベルにない時に検知手段Ｓの出力OSが出力さ
れる。
次に第４図により動作について説明する。
第４図は入出力特性を示した図である。入力
INがインバータ出力OUTに関する不感領域V1〜
V2にある時、前記出力OUTは非論理レベルO1〜
O2にある。入力INが検知手段Ｓの出力OSに関す
る第１の不感領域V3〜V4又は第２の不感領域V5
〜V6にある時、前記出力OSは非論理レベルO1〜
O2にある。ここで不感領域V1〜V2を同じくV3〜
V4よりも大きく、かつ同じくV5〜V6よりも小さ
くしておくと、入力INが不感領域V1〜V2にあ
り、出力OUTが非論理レベルO1〜O2にある時、
出力OSはレベルO1を最小値とする第１の論理レ
ベルにある。即ち、検知手段Ｓの出力OSが出力
される。一方、入力INが不感領域V3〜V4の端V4
よりも小さく、又は不感領域V5〜V6の端V5より
も大きく出力OUTが前記第１の論理レベル又は
レベルO2を最大値とする第２の論理レベルにあ
る時は、出力OSは前記第１の論理レベルにはな
い、即ち、検知手段Ｓの出力OSは出力されない。
INがインバータ出力OUTに関する不感領域V1〜
V2にある時、前記出力OUTは非論理レベルO1〜
O2にある。入力INが検知手段Ｓの出力OSに関す
る第１の不感領域V3〜V4又は第２の不感領域V5
〜V6にある時、前記出力OSは非論理レベルO1〜
O2にある。ここで不感領域V1〜V2を同じくV3〜
V4よりも大きく、かつ同じくV5〜V6よりも小さ
くしておくと、入力INが不感領域V1〜V2にあ
り、出力OUTが非論理レベルO1〜O2にある時、
出力OSはレベルO1を最小値とする第１の論理レ
ベルにある。即ち、検知手段Ｓの出力OSが出力
される。一方、入力INが不感領域V3〜V4の端V4
よりも小さく、又は不感領域V5〜V6の端V5より
も大きく出力OUTが前記第１の論理レベル又は
レベルO2を最大値とする第２の論理レベルにあ
る時は、出力OSは前記第１の論理レベルにはな
い、即ち、検知手段Ｓの出力OSは出力されない。
以上、かかる検知手段を備えた論理回路におい
ては、出力が論理レベルにない時、そのことを知
らせる検知出力が出力されるのでその検知出力を
用いて装置をリセツト状態に戻す等、不都合の発
生を防ぐことが出来る。従つて、入力に不感領域
に一定期間滞在してはならない等の制限を設ける
必要がない。
ては、出力が論理レベルにない時、そのことを知
らせる検知出力が出力されるのでその検知出力を
用いて装置をリセツト状態に戻す等、不都合の発
生を防ぐことが出来る。従つて、入力に不感領域
に一定期間滞在してはならない等の制限を設ける
必要がない。
以上は、インバータ回路を例にとり説明した
が、他の機能を有する論理回路においても本発明
が成り立つことは明らかである。
が、他の機能を有する論理回路においても本発明
が成り立つことは明らかである。
第５図に本発明の一実施例としての検知手段Ｓ
の構成例を示す。入力INを排他的論理和回路EX
の入力に供給すると共に遅延回路Ｄに供給し、そ
の出力DINを排他的論理和回路EXの他入力に供
給する。排他的論理和回路EXの出力OSを検知手
段Ｓの出力OSとする。第６図により動作につい
て説明する。第６図は入出力特性を示すものであ
る。遅延回路Ｄの特性を以下のように設定する。
即ち、排他的論理和回路EXの入力高レベルの最
小値O1′、入力低レベルの最大値O2′に対して、入
力INが前記最大値O2′以下であると同時に遅延回
路Ｄの出力DINが前記最小値O1′以上である入力
の領域V7〜V8が存在するように設定する。この
ように設定することにより、入力IN及び遅延回
路Ｄの出力DINが共に低レベルである時、又は
共に高レベルである時には排他的論理和回路EX
の出力OSは低レベルにある。一方、入力INが低
レベルでありかつ遅延回路Ｄの出力DINが高レ
ベルである時、即ち入力INが前記領域V7〜V8に
ある時には出力OSが高レベルにある。以上のよ
うに、所望の機能を備えた検知手段を構成するこ
とが出来る。
の構成例を示す。入力INを排他的論理和回路EX
の入力に供給すると共に遅延回路Ｄに供給し、そ
の出力DINを排他的論理和回路EXの他入力に供
給する。排他的論理和回路EXの出力OSを検知手
段Ｓの出力OSとする。第６図により動作につい
て説明する。第６図は入出力特性を示すものであ
る。遅延回路Ｄの特性を以下のように設定する。
即ち、排他的論理和回路EXの入力高レベルの最
小値O1′、入力低レベルの最大値O2′に対して、入
力INが前記最大値O2′以下であると同時に遅延回
路Ｄの出力DINが前記最小値O1′以上である入力
の領域V7〜V8が存在するように設定する。この
ように設定することにより、入力IN及び遅延回
路Ｄの出力DINが共に低レベルである時、又は
共に高レベルである時には排他的論理和回路EX
の出力OSは低レベルにある。一方、入力INが低
レベルでありかつ遅延回路Ｄの出力DINが高レ
ベルである時、即ち入力INが前記領域V7〜V8に
ある時には出力OSが高レベルにある。以上のよ
うに、所望の機能を備えた検知手段を構成するこ
とが出来る。
ここで、不感領域を所望の値に設定する方法に
ついて説明する。先づ、インバータ回路について
考える。インバータ回路の不感領域付近の入出力
特性は(1)式で表わされる。
ついて説明する。先づ、インバータ回路について
考える。インバータ回路の不感領域付近の入出力
特性は(1)式で表わされる。
VOUT−VO＝−ｍ（VIN−VT）…(1)
ここで、VOUTは出力、VINは入力、ｍはゲイ
ン、VOは非論理レベルの中心値、VTはVOに対応
する入力値即ち、閾値である。この場合の不感領
域は、VTとｍを選ぶことにより、より具体的に
はインバータ回路を例えば２つのMOSトランジ
スタで構成した場合は各々のスレツシヨルド電圧
とgm比を選ぶことにより、任意に設定すること
ができる。次に、インバータ回路をｎ段つないだ
時の入出力特性は(2)、(3)式で表わされる。
ン、VOは非論理レベルの中心値、VTはVOに対応
する入力値即ち、閾値である。この場合の不感領
域は、VTとｍを選ぶことにより、より具体的に
はインバータ回路を例えば２つのMOSトランジ
スタで構成した場合は各々のスレツシヨルド電圧
とgm比を選ぶことにより、任意に設定すること
ができる。次に、インバータ回路をｎ段つないだ
時の入出力特性は(2)、(3)式で表わされる。
VOUT−VO＝｛（−１）n o
〓i=1
mi｝（VIN−VT）…(2)
ここで、miは第ｉ番目のインバータのゲイン、
VKは第Ｋ番目のインバータの閾値である。この
場合も個々のインバータの特性を選ぶことによ
り、(2)、(3)式に従つて、任意に不感領域を設定す
ることが出来る。
VKは第Ｋ番目のインバータの閾値である。この
場合も個々のインバータの特性を選ぶことによ
り、(2)、(3)式に従つて、任意に不感領域を設定す
ることが出来る。
一般的に、論理回路はNAND回路又はNOR回
路で構成することが出来るが、特に集積回路化さ
れた論理回路においては上記の２つの基本回路を
用い、これを構成する場合が多い。そして、この
２の基本回路、NAND回路とNOR回路について
も上述のインバータ回路についての講論が成り立
つことは明らかである。以上、不感領域を所望の
値に設定する方法について説明を行つた。
路で構成することが出来るが、特に集積回路化さ
れた論理回路においては上記の２つの基本回路を
用い、これを構成する場合が多い。そして、この
２の基本回路、NAND回路とNOR回路について
も上述のインバータ回路についての講論が成り立
つことは明らかである。以上、不感領域を所望の
値に設定する方法について説明を行つた。
次に、本発明をメモリ回路に適用した例につい
て説明する。本発明の出願人は既に出願した発明
（特願昭54−46848）で、外部ブロツクを必要とし
ない非同期型であつて、アドレス入力の論理変化
を検知する手段と少くとも１つ以上のアドレス入
力に関して論理変化が起こつた場合にのみ内部ク
ロツクを発生させる手段とを備えたメモリ回路を
提案した。これは非同期型であつて、しかも同期
型と同程度の速度電力積を有するメモリ回路であ
る。このメモリ回路のアドレスバツフア回路と内
部クロツク発生回路に本発明を適用した場合につ
いて、第７図、第８図を参照して説明する。先
づ、前記の既出願した発明によるメモリ回路につ
いて説明する。本メモリ回路は、第７図に示すよ
うに、アドレスバツフア回路B0，B1…Bn、アド
レスデコーダ回路DE、メモリセルアレイＣ、入
出力バツフア回路IO、及び内部クロツク発生回
路G0，G1…Gn、Ｇより成る。アドレス入力A0，
A1，…Anの各々をアドレスバツフア回路B0，B1
…Bnの各々の入力と排他的論理和回路EX0，
EX1…EXnの各々の入力及び遅延回路D0，D1…
Dnの各々の入力に供給すると共に、遅延回路D0，
D1…Dnの各々の出力DA0，DA1…DAnを対応す
る排他的論理和回路EX0，EX1…EXnの各々の他
入力に供給する。排他的論理和回路EX0，EX1…
EXnの各々の出力OS0，S1…OSnをOR回路ORに
入力し、OR回路ORの出力をインバータ回路
Ｉに入力する。OR回路ORの及びインバータ
回路Ｉの出力CEが内部クロツクであり、各々リ
セツト信号、イネーブル信号である。これらリセ
ツト信号及びイネーブル信号CEを各々アドレ
スデコーダ回路DE、メモリセルアレイＣ、及び
入出力回路IOに供給する。かかる構成のメモリ
回路において、内部クロツク，CEがどのよう
にして発生されるかについて第８図を参照して説
明する。ここでは一例としてアドレスA0が論理
変化した時について説明する。アドレスA0が時
刻T0にて論理変化すると、排他的論理和回路
EX0はアドレスA0の遅延信号DA0が遅延回路D0
の遅延時間Tdに応じた期間上記論理変化に至ら
ないために、時刻T1迄の期間Tdにわたつて高レ
ベルの出力を発生する。この高レベルの出力OS0
はOR回路OR及びインバータ回路Ｉを介して内
部クロツク，CEとして出力される。時刻T1を
過ぎると遅延出力DA0はアドレスA0と同一論理
レベルとなり、出力OS0は低レベルとなる。さら
に時刻T2でアドレスA0のレベルが復帰すると再
び時刻T3迄の遅延回路D0の遅延時間Tdにわたつ
てアドレスA0とその遅延信号DA0とに不一致が
生じ、排他的論理和回路EX0の出力OS0が高レベ
ルとなり、内部クロツク，CEとして出力され
る。
て説明する。本発明の出願人は既に出願した発明
（特願昭54−46848）で、外部ブロツクを必要とし
ない非同期型であつて、アドレス入力の論理変化
を検知する手段と少くとも１つ以上のアドレス入
力に関して論理変化が起こつた場合にのみ内部ク
ロツクを発生させる手段とを備えたメモリ回路を
提案した。これは非同期型であつて、しかも同期
型と同程度の速度電力積を有するメモリ回路であ
る。このメモリ回路のアドレスバツフア回路と内
部クロツク発生回路に本発明を適用した場合につ
いて、第７図、第８図を参照して説明する。先
づ、前記の既出願した発明によるメモリ回路につ
いて説明する。本メモリ回路は、第７図に示すよ
うに、アドレスバツフア回路B0，B1…Bn、アド
レスデコーダ回路DE、メモリセルアレイＣ、入
出力バツフア回路IO、及び内部クロツク発生回
路G0，G1…Gn、Ｇより成る。アドレス入力A0，
A1，…Anの各々をアドレスバツフア回路B0，B1
…Bnの各々の入力と排他的論理和回路EX0，
EX1…EXnの各々の入力及び遅延回路D0，D1…
Dnの各々の入力に供給すると共に、遅延回路D0，
D1…Dnの各々の出力DA0，DA1…DAnを対応す
る排他的論理和回路EX0，EX1…EXnの各々の他
入力に供給する。排他的論理和回路EX0，EX1…
EXnの各々の出力OS0，S1…OSnをOR回路ORに
入力し、OR回路ORの出力をインバータ回路
Ｉに入力する。OR回路ORの及びインバータ
回路Ｉの出力CEが内部クロツクであり、各々リ
セツト信号、イネーブル信号である。これらリセ
ツト信号及びイネーブル信号CEを各々アドレ
スデコーダ回路DE、メモリセルアレイＣ、及び
入出力回路IOに供給する。かかる構成のメモリ
回路において、内部クロツク，CEがどのよう
にして発生されるかについて第８図を参照して説
明する。ここでは一例としてアドレスA0が論理
変化した時について説明する。アドレスA0が時
刻T0にて論理変化すると、排他的論理和回路
EX0はアドレスA0の遅延信号DA0が遅延回路D0
の遅延時間Tdに応じた期間上記論理変化に至ら
ないために、時刻T1迄の期間Tdにわたつて高レ
ベルの出力を発生する。この高レベルの出力OS0
はOR回路OR及びインバータ回路Ｉを介して内
部クロツク，CEとして出力される。時刻T1を
過ぎると遅延出力DA0はアドレスA0と同一論理
レベルとなり、出力OS0は低レベルとなる。さら
に時刻T2でアドレスA0のレベルが復帰すると再
び時刻T3迄の遅延回路D0の遅延時間Tdにわたつ
てアドレスA0とその遅延信号DA0とに不一致が
生じ、排他的論理和回路EX0の出力OS0が高レベ
ルとなり、内部クロツク，CEとして出力され
る。
以上が、前記の既に出願した発明によるメモリ
回路についての説明である。次に、以上説明した
メモリ回路において、アドレス入力がゆつくりと
論理変化して、入力高レベルの最小値と入力低レ
ベルの最大値の間、即ちアドレスバツフア回路の
出力に関する不感領域に長い期間にわたつて滞在
した場合、もしくは静止した場合を考える。この
ような場合、アドレスバツフア回路の出力が論理
レベルにない状態が長い期間続くので、もしイネ
ーブル信号CEが出ていてアドレスデコーダ回路
及びメモリセルアレイ等がイネーブル状態にある
と、誤つた番地をアクセスしてしまい誤書き込み
等の不都合を生じることになる。そこで、アドレ
ス入力がこのような状態の時にはメモリ回路はリ
セツト状態になければならないことが分かる。
回路についての説明である。次に、以上説明した
メモリ回路において、アドレス入力がゆつくりと
論理変化して、入力高レベルの最小値と入力低レ
ベルの最大値の間、即ちアドレスバツフア回路の
出力に関する不感領域に長い期間にわたつて滞在
した場合、もしくは静止した場合を考える。この
ような場合、アドレスバツフア回路の出力が論理
レベルにない状態が長い期間続くので、もしイネ
ーブル信号CEが出ていてアドレスデコーダ回路
及びメモリセルアレイ等がイネーブル状態にある
と、誤つた番地をアクセスしてしまい誤書き込み
等の不都合を生じることになる。そこで、アドレ
ス入力がこのような状態の時にはメモリ回路はリ
セツト状態になければならないことが分かる。
即ち、アドレス入力がアドレスバツフア回路の
出力に関して不感領域にある時はリセツト信号
CEが出るようにすればよい。これを実現するに
は、本発明を次の如く適用すればよいことは明ら
かである。即ち、第７図に示すように、アドレス
バツフア回路B0，B1…Bnの各々と対応する内部
タイミング発生回路G0，G1…Gnの各々から成る
論理回路R0，R1…Rnに対して、各々が内部タイ
ミング発生回路G0，G1…Gnを本発明の云う検知
回路となるように設定すればよい。
出力に関して不感領域にある時はリセツト信号
CEが出るようにすればよい。これを実現するに
は、本発明を次の如く適用すればよいことは明ら
かである。即ち、第７図に示すように、アドレス
バツフア回路B0，B1…Bnの各々と対応する内部
タイミング発生回路G0，G1…Gnの各々から成る
論理回路R0，R1…Rnに対して、各々が内部タイ
ミング発生回路G0，G1…Gnを本発明の云う検知
回路となるように設定すればよい。
第１図は、従来例を示す回路図、第２図は、第
１図の回路の特性図、第３図は、本発明の参考例
を示す回路図、第４図はその特性図、第５図は、
本発明の一実施例の検知手段Ｓの構成例を示す回
路図、第６図は、その特性図、第７図は本発明を
適用したメモリ回路のブロツク図、第８図は、そ
のタイミング図である。 IN…入力、Ｉ…インバータ回路、OUT…イン
バータ出力、O1…第１の論理レベルの最小値、
O2…第２の論理レベルの最大値、V1，V2…出力
OUTに関する不感領域の両端、Ｒ，R0，R1……
Rn…論理回路、Ｓ…検知手段、OS，OS0，OS1
……OSn…検知手段Ｓの出力、V3，V4…出力OS
に関する第１の不感領域の両端、V5，V6…出力
OSに関する第２の不感領域の両端、EX，EX0，
EX1……EXn…排他的論理和回路、Ｄ，D0，D1
……Dn…遅延回路、DIN，DA0，DA1……DAn
…遅延回路の出力、O1′，O2′…排他的論理和回路
EXの入力高レベルの最小値及び入力低レベルの
最大値、V7，V8…前記O1′，O2′に対応する入力
レベル、A0，A1……An…アドレス入力、B0，
B1……Bn…アドレスバツフア回路、Ｇ，G0，G1
……Gn…内部クロツク発生回路、DE…アドレス
デコーダ回路、Ｃ…メモリセルアレイ、１０…入
出力バツフア回路、，CE…内部クロツク。
１図の回路の特性図、第３図は、本発明の参考例
を示す回路図、第４図はその特性図、第５図は、
本発明の一実施例の検知手段Ｓの構成例を示す回
路図、第６図は、その特性図、第７図は本発明を
適用したメモリ回路のブロツク図、第８図は、そ
のタイミング図である。 IN…入力、Ｉ…インバータ回路、OUT…イン
バータ出力、O1…第１の論理レベルの最小値、
O2…第２の論理レベルの最大値、V1，V2…出力
OUTに関する不感領域の両端、Ｒ，R0，R1……
Rn…論理回路、Ｓ…検知手段、OS，OS0，OS1
……OSn…検知手段Ｓの出力、V3，V4…出力OS
に関する第１の不感領域の両端、V5，V6…出力
OSに関する第２の不感領域の両端、EX，EX0，
EX1……EXn…排他的論理和回路、Ｄ，D0，D1
……Dn…遅延回路、DIN，DA0，DA1……DAn
…遅延回路の出力、O1′，O2′…排他的論理和回路
EXの入力高レベルの最小値及び入力低レベルの
最大値、V7，V8…前記O1′，O2′に対応する入力
レベル、A0，A1……An…アドレス入力、B0，
B1……Bn…アドレスバツフア回路、Ｇ，G0，G1
……Gn…内部クロツク発生回路、DE…アドレス
デコーダ回路、Ｃ…メモリセルアレイ、１０…入
出力バツフア回路、，CE…内部クロツク。
Claims (1)
- １ 入力信号を受けて出力を発生する第１の論理
手段と、前記入力信号を受け、該入力信号が前記
第１の論理手段を定まつた論理レベルにしえない
論理入力の高レベルの最小値および低レベルの最
大値との間のレベルである時に検知出力を発生す
る検知手段と、該第１の論理手段の出力および前
記検知出力とを受け、前記検知出力が存在しない
時に前記第１の論理手段の出力に基いた動作を行
ない、前記検知出力が存在する時は動作が禁止さ
れる第２の論理手段とを有し、上記検知手段は前
記入力信号が入力端子に印加された遅延回路と、
前記入力信号が第１の入力端子に、前記遅延回路
の出力信号が第２の入力端子に印加されその出力
から前記検知出力が発生される排他的論理和回路
とを有し、前記排他的論理和回路は前記論理入力
の高レベルの最小値および前記論理入力の低レベ
ルの最大値を有し、前記遅延回路は前記入力信号
が前記最大値以下であると同時に前記遅延回路の
出力信号が前記最小値以上である出力の領域を前
記最小値および最大値間にわたつて有することを
特徴とする論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14417879A JPS5668030A (en) | 1979-11-07 | 1979-11-07 | Logic circuit |
| US06/139,595 US4337525A (en) | 1979-04-17 | 1980-04-11 | Asynchronous circuit responsive to changes in logic level |
| EP80102068A EP0017990B1 (en) | 1979-04-17 | 1980-04-17 | Integrated memory circuit |
| DE8080102068T DE3070410D1 (en) | 1979-04-17 | 1980-04-17 | Integrated memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14417879A JPS5668030A (en) | 1979-11-07 | 1979-11-07 | Logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5668030A JPS5668030A (en) | 1981-06-08 |
| JPH0127609B2 true JPH0127609B2 (ja) | 1989-05-30 |
Family
ID=15356008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14417879A Granted JPS5668030A (en) | 1979-04-17 | 1979-11-07 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5668030A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952492A (ja) * | 1982-09-17 | 1984-03-27 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
| JPS62165785A (ja) * | 1986-01-17 | 1987-07-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941609B2 (ja) * | 1977-08-29 | 1984-10-08 | 株式会社東芝 | 相補ｍｏｓ回路装置 |
-
1979
- 1979-11-07 JP JP14417879A patent/JPS5668030A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5668030A (en) | 1981-06-08 |
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