JPH0417200A - 自己診断機能付きｒａｍ - Google Patents
自己診断機能付きｒａｍInfo
- Publication number
- JPH0417200A JPH0417200A JP2119807A JP11980790A JPH0417200A JP H0417200 A JPH0417200 A JP H0417200A JP 2119807 A JP2119807 A JP 2119807A JP 11980790 A JP11980790 A JP 11980790A JP H0417200 A JPH0417200 A JP H0417200A
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- JP
- Japan
- Prior art keywords
- ram
- test
- signal
- memory
- block
- Prior art date
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- Pending
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＲＡＭの自己診断機能に関する。
近年、各種の分野で、コンピュータシステムの適用が盛
んである。このコンピュータシステムでは、処理に必要
なデータなどをＲＡＭに格納する。
んである。このコンピュータシステムでは、処理に必要
なデータなどをＲＡＭに格納する。
したがって、不当処理などの防止のためＲＡＭには高い
信頼性が必要であると同時に、ＲＡＭの故障摘出のため
ＲＡＭの診断が必要である。
信頼性が必要であると同時に、ＲＡＭの故障摘出のため
ＲＡＭの診断が必要である。
ところが、従来のＲＡＭは、株式会社日立製作所のＩＣ
メモリデータブック（１９８９）第１９９頁に記載のブ
ロックダイアダラムのように、診断に対する考慮はなさ
れていなかった。したがって、コンピュータシステムに
おいては、マイコンなどがＲＡＭの全アドレスに対して
、ライト・アフタ・リードによるＲＡＭの診断を行って
いた。
メモリデータブック（１９８９）第１９９頁に記載のブ
ロックダイアダラムのように、診断に対する考慮はなさ
れていなかった。したがって、コンピュータシステムに
おいては、マイコンなどがＲＡＭの全アドレスに対して
、ライト・アフタ・リードによるＲＡＭの診断を行って
いた。
しかし、近年、コンピュータシステムの高性能化に伴い
、メモリは大容量化され、その診断かかるが増大すると
いう問題があった。
、メモリは大容量化され、その診断かかるが増大すると
いう問題があった。
本発明の目的は、ＲＡＭの診断にかかるマイコンの負荷
を削減できる自己診断機能付きＲＡＭを提供することに
ある。
を削減できる自己診断機能付きＲＡＭを提供することに
ある。
上記目的を達成するための、本発明は外部からの診断要
求を受ける手段と、既診断要求を受けてＲＡＭ自身を診
断する手段と、その診断結果を外部に伝える手段とを、
自己診断機能としてＲＡＭに内蔵した。
求を受ける手段と、既診断要求を受けてＲＡＭ自身を診
断する手段と、その診断結果を外部に伝える手段とを、
自己診断機能としてＲＡＭに内蔵した。
上記自己診断機能を内蔵したことにより、−回の診断要
求処理と一回の診断結果判定処理とで、ＲＡＭの全アド
レスの診断が行える。
求処理と一回の診断結果判定処理とで、ＲＡＭの全アド
レスの診断が行える。
以下、本発明の一実施例を第１図、第２図、第３図と第
４図により説明する。
４図により説明する。
第１図は、本発明の一実施例のＲＡＭのダイアブロック
を示す。ロック１はリードライトコントローラ、ブロッ
ク２はアドレスデコーダ、ブロック３はデータ人出力バ
ッファ、ブロック４はメモリマトリックスである。また
、ブロック５はテストコントローラ、ブロック６はシス
テムバスセレクタである。
を示す。ロック１はリードライトコントローラ、ブロッ
ク２はアドレスデコーダ、ブロック３はデータ人出力バ
ッファ、ブロック４はメモリマトリックスである。また
、ブロック５はテストコントローラ、ブロック６はシス
テムバスセレクタである。
図において、リードライトコントローラ１、アドレスデ
コーダ２、データ人出力バッファ３、メモリマトリック
ス４は、一般的なＲＡＭと同様の構成である。したがっ
て、以下では、テストコントローラ５とシステムバスセ
レクタ６について説明する。
コーダ２、データ人出力バッファ３、メモリマトリック
ス４は、一般的なＲＡＭと同様の構成である。したがっ
て、以下では、テストコントローラ５とシステムバスセ
レクタ６について説明する。
第２図は、本発明の一実施例のＲＡＭ内のテストコント
ローラ５のダイアブロックを示す。ブロック５１はクロ
ック発生器、ブロック５２はプログラムメモリ、ブロッ
ク５３はプログラムカウンタ、ブロック５４は命令デコ
ーダ、ブロック５５は演算器、ブロックり７は■／○イ
ンタフェース、ブロック５８はバスインタフェースであ
る。
ローラ５のダイアブロックを示す。ブロック５１はクロ
ック発生器、ブロック５２はプログラムメモリ、ブロッ
ク５３はプログラムカウンタ、ブロック５４は命令デコ
ーダ、ブロック５５は演算器、ブロックり７は■／○イ
ンタフェース、ブロック５８はバスインタフェースであ
る。
図において、クロック発生器５１はテストコントローラ
５の動作クロックを作成する。また、この動作クロック
により、プログラムメモリ５２内のプログラムカウンタ
５３の示す命令が命令デコーダ５４で解読し、これにも
とづき演算器５５や汎用レジスタ５６を使い処理を行っ
ていく。また、■／○インタフェース５７は外部との間
のＩ１０インタフェースとシステムセレクタ６の切り換
え信号であるテスト信号作成を行い、バスインタフェー
ス５８は、テスト時、メモリとの間のバスインタフェー
スを行う。
５の動作クロックを作成する。また、この動作クロック
により、プログラムメモリ５２内のプログラムカウンタ
５３の示す命令が命令デコーダ５４で解読し、これにも
とづき演算器５５や汎用レジスタ５６を使い処理を行っ
ていく。また、■／○インタフェース５７は外部との間
のＩ１０インタフェースとシステムセレクタ６の切り換
え信号であるテスト信号作成を行い、バスインタフェー
ス５８は、テスト時、メモリとの間のバスインタフェー
スを行う。
第３図は、本発明の一実施例のＲＡＭ内のシステムセレ
クタ６のダイアブロックを示す。ブロック６１はチップ
セレクト切り換えスイッチ、ブロック６２はリード切り
換えスイッチ、ブロック６３はライト切り換えスイッチ
、ブロック６４はアドレス切り換えスイッチ、ブロック
６５はデータ切り換えスイッチである。
クタ６のダイアブロックを示す。ブロック６１はチップ
セレクト切り換えスイッチ、ブロック６２はリード切り
換えスイッチ、ブロック６３はライト切り換えスイッチ
、ブロック６４はアドレス切り換えスイッチ、ブロック
６５はデータ切り換えスイッチである。
図において、これらの切り換えスイッチは、テスト信号
により切り換えられ、テスト信号がＯ”の場合は外部の
信号を選択し、テスト信号が′”１゛′の場合はテスト
用の信号を選択する。
により切り換えられ、テスト信号がＯ”の場合は外部の
信号を選択し、テスト信号が′”１゛′の場合はテスト
用の信号を選択する。
ＲＡＭに対する通常のリード・ライト処理は、アドレス
デコーダ２により、外部アドレス信号に対応するメモリ
マトリックス４内の−っのメモリセルを選択する。また
、リードライトコントローラ１により、外部チップセレ
クト信号、外部リード信号および外部ライト信号からリ
ード制御信号とライト制御信号を作成し、さらに、これ
を受けるデータ人出力バッファ３では、外部データ信号
とメモリマトリックス４との間のデータの流れの向きを
制御する。具体的には、リード時には、メモリマトリッ
クス４内の選択したメモリセルのデータを外部へ読み出
すため、メモリマトリックス４からのデータを外部のデ
ータ信号に伝える。−方、ライト時には、外部からのデ
ータをメモリマトリックス４内の選択したメモリセルに
書き込むため、外部データ信号をメモリマトリックス４
に伝える。
デコーダ２により、外部アドレス信号に対応するメモリ
マトリックス４内の−っのメモリセルを選択する。また
、リードライトコントローラ１により、外部チップセレ
クト信号、外部リード信号および外部ライト信号からリ
ード制御信号とライト制御信号を作成し、さらに、これ
を受けるデータ人出力バッファ３では、外部データ信号
とメモリマトリックス４との間のデータの流れの向きを
制御する。具体的には、リード時には、メモリマトリッ
クス４内の選択したメモリセルのデータを外部へ読み出
すため、メモリマトリックス４からのデータを外部のデ
ータ信号に伝える。−方、ライト時には、外部からのデ
ータをメモリマトリックス４内の選択したメモリセルに
書き込むため、外部データ信号をメモリマトリックス４
に伝える。
この処理においては、テスト信号を′”０″とするので
、システムバスセレクタ６は外部アドレス信号とテスト
アドレス信号のうち、外部アドレス信号を選択し、これ
を素通りさせ、メモリマトリックス４の一つのメモリセ
ルを選択する。
、システムバスセレクタ６は外部アドレス信号とテスト
アドレス信号のうち、外部アドレス信号を選択し、これ
を素通りさせ、メモリマトリックス４の一つのメモリセ
ルを選択する。
次に、メモリテスト時の処理は、テスト信号を”１°′
とするので、システムバスセレクタ６はテストがわに切
り替わり、外部からの信号とは無関係に、テストコント
ローラ５により、メモリマトリックス４の一つのメモリ
セルを選択する。また、リードライトコントローラ１に
より、テストコントローラ５から出力されるテストチッ
プセレクト信号、テストリード信号およびテストライト
信号に対応する処理を、メモリマトリックス４内の選択
したメモリセルに対して行う。
とするので、システムバスセレクタ６はテストがわに切
り替わり、外部からの信号とは無関係に、テストコント
ローラ５により、メモリマトリックス４の一つのメモリ
セルを選択する。また、リードライトコントローラ１に
より、テストコントローラ５から出力されるテストチッ
プセレクト信号、テストリード信号およびテストライト
信号に対応する処理を、メモリマトリックス４内の選択
したメモリセルに対して行う。
次に、ＲＡＭの自己診断処理内容を第４図により説明す
る。
る。
第４図は、本発明の一実施例のＲＡＭの処理フローチャ
ートを示す。
ートを示す。
ステップ１：■／○インタフェース４１の出力信号であ
るエラー信号をクリアする。
るエラー信号をクリアする。
ステップ２：Ｉ１０インタフェース４１の出力信号であ
るテスト信号をクリアし、ＲＡＭに対する通常のリード
・ライト処理が行なえるようにする。
るテスト信号をクリアし、ＲＡＭに対する通常のリード
・ライト処理が行なえるようにする。
ステップ３：Ｉ１０インタフェース４１の入力信号であ
るテストリクエスト信号をチエツクし、テスト要求の有
無を判定する。また、テスト要求時にはステップ４へ進
み、テスト未要求時にはステップ３を繰返し行なう。す
なわち、ステップ３では、テスト要求を待っている状態
であり、この状態の時に、ＲＡＭに対する通常のリード
・ライト処理が行なえる。
るテストリクエスト信号をチエツクし、テスト要求の有
無を判定する。また、テスト要求時にはステップ４へ進
み、テスト未要求時にはステップ３を繰返し行なう。す
なわち、ステップ３では、テスト要求を待っている状態
であり、この状態の時に、ＲＡＭに対する通常のリード
・ライト処理が行なえる。
ステップ４：■／○インタフェース４１の出力信号であ
るエラー信号をクリアする。また、テスト信号をセット
し、テストコントローラ５のＲＡＭに対するリード・ラ
イト処理が行なえるようにする。
るエラー信号をクリアする。また、テスト信号をセット
し、テストコントローラ５のＲＡＭに対するリード・ラ
イト処理が行なえるようにする。
ステップ５：制御＆演算ユニット４２とバスインタフェ
ース４３により、メモリテストを行なう。
ース４３により、メモリテストを行なう。
ステップ６：ステップ５で行なったメモリテストの結果
により、メモリエラーの有無を判定する。
により、メモリエラーの有無を判定する。
また、メモリエラー発生時にはステップ７へ進み、テス
ト未発生時にはステップ３に分岐し、テスト信号をクリ
アし、再びテスト要求を待つ。
ト未発生時にはステップ３に分岐し、テスト信号をクリ
アし、再びテスト要求を待つ。
ステップ７：Ｉ１０インタフェース４１の出力信号であ
る、エラー信号をセットし、メモリエラーがあったこと
を外部に伝える。
る、エラー信号をセットし、メモリエラーがあったこと
を外部に伝える。
本実施例では、テストコントローラを一般的に知られて
いるＣＰＵの構成としたが、シーケンシャルな順序回路
によって構成してもよい。
いるＣＰＵの構成としたが、シーケンシャルな順序回路
によって構成してもよい。
また、本実施例では、テストリクエスト信号は、マイコ
ンにより作成しても、システムの立上げ時のパワーオン
リセット処理により作成してもよい。
ンにより作成しても、システムの立上げ時のパワーオン
リセット処理により作成してもよい。
さらに、本実施例では、ＲＡＭの診断について説明した
が、ＲＡＭ以外の、すなわち、ＲＯＭな７ 。
が、ＲＡＭ以外の、すなわち、ＲＯＭな７ 。
８゜
どのマイコン周辺ＬＳＩについても同様である。
さらに、本実施例では、ＲＡＭ単体について説明したが
、当然、前記ＲＡＭを複数個用いたメモリシステムにつ
いても同様に適用できる。この際に、ＲＡＭの診断を、
−度に全てのＲＡＭに対して行うか、ブロック単位に分
割して行うかは、テストリクエスト信号とエラー信号の
作成方法によって制御できる。
、当然、前記ＲＡＭを複数個用いたメモリシステムにつ
いても同様に適用できる。この際に、ＲＡＭの診断を、
−度に全てのＲＡＭに対して行うか、ブロック単位に分
割して行うかは、テストリクエスト信号とエラー信号の
作成方法によって制御できる。
本実施例によれば、−回の診断要求処理と一回の診断結
果判定処理とで、マイコンは、ＲＡＭの全アドレスの診
断が行える。
果判定処理とで、マイコンは、ＲＡＭの全アドレスの診
断が行える。
本発明によれば、ＲＡＭの診断にかかるマイコンの負荷
を削減できる。
を削減できる。
第１図は本発明の一実施例のＲＡＭのダイアブロック図
、第２図は本発明の一実施例のＲＡＭ内のテストコント
ローラのダイアブロック図、第３図は本発明の一実施例
のＲＡＭ内のシステムセレクタのダイアブロック図、第
４図は本発明の一実施例のＲＡＭの処理フローチャート
を示す。 符号の説明 １・・・リードライトコントローラ、２・・・アドレス
デコーダ、３・・・データ入出力バッファ、４・・・メ
モリマトリックス、５・・・テストコントローラ、６・
・・システムバスセレクタ、５１・・・クロック発生器
、５２・・・プログラムメモリ、５３・・・プログラム
カウンタ、５４・・・命令デコーダ、５５・・・演算器
、５６・・・汎用レジスタ、５７・・・Ｉ１０インタフ
ェース、５８・・・バスインタフェース、６１・・・チ
ップセレクト切り換えスイッチ、６２・・・リード切り
換えスイッチ、６３・・・ライト切り換えスイッチ、６
４・・・アドレス切り換えスイッチ、６５・・・データ
切り換えスイッチ。 第１閉 テストイ言号 第３図 第２図 第４図
、第２図は本発明の一実施例のＲＡＭ内のテストコント
ローラのダイアブロック図、第３図は本発明の一実施例
のＲＡＭ内のシステムセレクタのダイアブロック図、第
４図は本発明の一実施例のＲＡＭの処理フローチャート
を示す。 符号の説明 １・・・リードライトコントローラ、２・・・アドレス
デコーダ、３・・・データ入出力バッファ、４・・・メ
モリマトリックス、５・・・テストコントローラ、６・
・・システムバスセレクタ、５１・・・クロック発生器
、５２・・・プログラムメモリ、５３・・・プログラム
カウンタ、５４・・・命令デコーダ、５５・・・演算器
、５６・・・汎用レジスタ、５７・・・Ｉ１０インタフ
ェース、５８・・・バスインタフェース、６１・・・チ
ップセレクト切り換えスイッチ、６２・・・リード切り
換えスイッチ、６３・・・ライト切り換えスイッチ、６
４・・・アドレス切り換えスイッチ、６５・・・データ
切り換えスイッチ。 第１閉 テストイ言号 第３図 第２図 第４図
Claims (1)
- １、ランダムアクセスが可能なＲＡＭにおいて、外部か
らの診断要求を受ける手段と、既診断要求を受けてＲＡ
Ｍ自身を診断する手段と、その診断結果を外部に伝える
手段とを含むことを特徴とする自己診断機能付きＲＡＭ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119807A JPH0417200A (ja) | 1990-05-11 | 1990-05-11 | 自己診断機能付きｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119807A JPH0417200A (ja) | 1990-05-11 | 1990-05-11 | 自己診断機能付きｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417200A true JPH0417200A (ja) | 1992-01-21 |
Family
ID=14770715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2119807A Pending JPH0417200A (ja) | 1990-05-11 | 1990-05-11 | 自己診断機能付きｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417200A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047152A1 (fr) * | 1997-04-16 | 1998-10-22 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede pour tester la memoire |
-
1990
- 1990-05-11 JP JP2119807A patent/JPH0417200A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998047152A1 (fr) * | 1997-04-16 | 1998-10-22 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede pour tester la memoire |
| US6233182B1 (en) | 1997-04-16 | 2001-05-15 | Hitachi, Ltd. | Semiconductor integrated circuit and method for testing memory |
| US6467056B1 (en) | 1997-04-16 | 2002-10-15 | Hitachi, Ltd. | Semiconductor integrated circuit and method of checking memory |
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