JPH0632048B2 - シングルチツプマイクロコンピユ−タ - Google Patents
シングルチツプマイクロコンピユ−タInfo
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- JPH0632048B2 JPH0632048B2 JP61314909A JP31490986A JPH0632048B2 JP H0632048 B2 JPH0632048 B2 JP H0632048B2 JP 61314909 A JP61314909 A JP 61314909A JP 31490986 A JP31490986 A JP 31490986A JP H0632048 B2 JPH0632048 B2 JP H0632048B2
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- 230000004044 response Effects 0.000 claims description 4
- 239000000872 buffer Substances 0.000 description 27
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシングルチップマイクロコンピユータに関す
る。
る。
一般に、シングルチップマイクロコンピユータは、ＣＰ
Ｕの他、命令を格納するプログラムメモリ、演算結果や
定数を記憶するデータメモリ、入出力ポートやタイマ等
の周辺回路により構成されている。シングルチップマイ
クロコンピユータは、応用機器の高機能化・コスト低減
に貢献し、最近、さらに多機能、多入出力ポート、高速
化の傾向にある。
Ｕの他、命令を格納するプログラムメモリ、演算結果や
定数を記憶するデータメモリ、入出力ポートやタイマ等
の周辺回路により構成されている。シングルチップマイ
クロコンピユータは、応用機器の高機能化・コスト低減
に貢献し、最近、さらに多機能、多入出力ポート、高速
化の傾向にある。
第２図は従来のシングルチップマイクロコンピユータに
おける出力ポート部の構成例を示すブロック図である。
データバス31は出力すべきデータを記憶する出力データ
ラッチ23に接続され、出力データラッチ23の出力は出力
バッファ22を介して出力端子21に接続されている。出力
データラッチ23のラッチクロック信号は、出力データラ
ッチ23の割り付けアドレスをデコードするアドレスデコ
ーダ29の出力とライトクロック信号27を入力とするアン
ド回路25の出力である。出力データラッチ23は読出しバ
ッファ24を介してデータバス31に接続されており、出力
データラッチ23の記憶データの読出しが可能となってい
る。読出しバッファ24の読出しクロック信号は、アドレ
スデコーダ29の出力とリードクロック信号28を入力とす
るアンド回路26の出力である。アドレスバス32はアドレ
スデコーダ29に接続されている。点線30で囲まれた範囲
が出力ポートであり、一般にシングルチップマイクロコ
ンピユータは、各々、違うアドレスに割当てた出力ポー
トを多数内蔵している。また、シングルチップマイクロ
コンピユータは、このような出力ポートの他に、書込み
および読出し可能な種々のフリツプフロツプ等の記憶回
路を備え、これら記憶回路の出力により制御されるタイ
マーなどの周辺回路を内蔵している。これらの記憶回路
も所定のアドレスが割り当てられており、命令によりデ
ータが書込まれたり、記憶内容がＣＰＵ側に読出され
る。
おける出力ポート部の構成例を示すブロック図である。
データバス31は出力すべきデータを記憶する出力データ
ラッチ23に接続され、出力データラッチ23の出力は出力
バッファ22を介して出力端子21に接続されている。出力
データラッチ23のラッチクロック信号は、出力データラ
ッチ23の割り付けアドレスをデコードするアドレスデコ
ーダ29の出力とライトクロック信号27を入力とするアン
ド回路25の出力である。出力データラッチ23は読出しバ
ッファ24を介してデータバス31に接続されており、出力
データラッチ23の記憶データの読出しが可能となってい
る。読出しバッファ24の読出しクロック信号は、アドレ
スデコーダ29の出力とリードクロック信号28を入力とす
るアンド回路26の出力である。アドレスバス32はアドレ
スデコーダ29に接続されている。点線30で囲まれた範囲
が出力ポートであり、一般にシングルチップマイクロコ
ンピユータは、各々、違うアドレスに割当てた出力ポー
トを多数内蔵している。また、シングルチップマイクロ
コンピユータは、このような出力ポートの他に、書込み
および読出し可能な種々のフリツプフロツプ等の記憶回
路を備え、これら記憶回路の出力により制御されるタイ
マーなどの周辺回路を内蔵している。これらの記憶回路
も所定のアドレスが割り当てられており、命令によりデ
ータが書込まれたり、記憶内容がＣＰＵ側に読出され
る。
第２図の回路の動作を説明する。このシングルチップマ
イクロコンピユータのＣＰＵが出力端子21にデータを出
力するときは、出力端子21に割当てられたアドレスをア
ドレスバス32に乗せることにより、アドレスデコーダ29
の出力がアクティブとなり、ライトクロック信号27に同
期してアンド回路25の出力がアクティブとなるため、出
力データラッチ23にデータバス31のデータがラッチされ
出力バッファ22を介して出力データラッチ23にラッチさ
れたデータが出力端子21に出力される。また、記憶した
データを演算等に用いるため、ＣＰＵが出力データラッ
チ23にラッチしたデータを読出すときは、出力端子21に
割当てられたアドレスをアドレスバス32に乗せることに
より、アドレスデコーダ29の出力がアクティブとなり、
リードクロック信号28に同期してアンド回路26の出力が
アクティブとなるため、出力データラッチ23にラッチさ
れているデータが読出しバッファ24を介してデータバス
31に出力される。
イクロコンピユータのＣＰＵが出力端子21にデータを出
力するときは、出力端子21に割当てられたアドレスをア
ドレスバス32に乗せることにより、アドレスデコーダ29
の出力がアクティブとなり、ライトクロック信号27に同
期してアンド回路25の出力がアクティブとなるため、出
力データラッチ23にデータバス31のデータがラッチされ
出力バッファ22を介して出力データラッチ23にラッチさ
れたデータが出力端子21に出力される。また、記憶した
データを演算等に用いるため、ＣＰＵが出力データラッ
チ23にラッチしたデータを読出すときは、出力端子21に
割当てられたアドレスをアドレスバス32に乗せることに
より、アドレスデコーダ29の出力がアクティブとなり、
リードクロック信号28に同期してアンド回路26の出力が
アクティブとなるため、出力データラッチ23にラッチさ
れているデータが読出しバッファ24を介してデータバス
31に出力される。
上述した従来のシングルチップマイクロコンピユータ
は、周辺回路に内蔵した記憶回路それぞれが、記憶した
データをデータバスに出力するための読出しバッファを
持っており、またシングルチップマイクロコンピユータ
の動作スピードは、通常、そのシングルチップマイクロ
コンピユータに内蔵するデータバスの負荷容量に影響さ
れるため、周辺回路が増加した場合、データバスに接続
される読出しバッファの数が増加することにより読出し
バッファの出力負荷容量のため、データバスの負荷容量
が増加して動作スピードが低下するという欠点があり、
また、動作スピードを上げるために、読出しバッファの
負荷ドライブ能力を上げることは、読出しバッファのチ
ップ上の面積を増大させることにより、読出しバッファ
の出力負荷容量がまた増大し、さらに多くの読出しバッ
ファがデータバスに接続されている場合、ある１つの読
出しバッファからみると、他の読出しバッファの出力負
荷容量がデータバスの負荷容量の一部となるため、動作
スピードを上げることに対してあまり効果があがらない
という欠点がある。
は、周辺回路に内蔵した記憶回路それぞれが、記憶した
データをデータバスに出力するための読出しバッファを
持っており、またシングルチップマイクロコンピユータ
の動作スピードは、通常、そのシングルチップマイクロ
コンピユータに内蔵するデータバスの負荷容量に影響さ
れるため、周辺回路が増加した場合、データバスに接続
される読出しバッファの数が増加することにより読出し
バッファの出力負荷容量のため、データバスの負荷容量
が増加して動作スピードが低下するという欠点があり、
また、動作スピードを上げるために、読出しバッファの
負荷ドライブ能力を上げることは、読出しバッファのチ
ップ上の面積を増大させることにより、読出しバッファ
の出力負荷容量がまた増大し、さらに多くの読出しバッ
ファがデータバスに接続されている場合、ある１つの読
出しバッファからみると、他の読出しバッファの出力負
荷容量がデータバスの負荷容量の一部となるため、動作
スピードを上げることに対してあまり効果があがらない
という欠点がある。
本発明のシングルチップマイクロコンピユータは、第１
の記憶手段と、出力端子に電気的に接続された第２の記
憶手段と、前記第２の記憶手段に対するデータ書き込み
要求に応答して書き込むべきデータを前記第２の記憶手
段と共に前記第１の記憶手段の対応するアドレスに書き
込む手段と、前記第２の記憶手段からのデータ読み出し
要求に応答して前記第２の記憶手段の代わりに前記第１
の記憶手段をアクセスして前記第１の記憶手段の前記対
応するアドレスからデータを読み出す手段とを有するこ
とを特徴とする。
の記憶手段と、出力端子に電気的に接続された第２の記
憶手段と、前記第２の記憶手段に対するデータ書き込み
要求に応答して書き込むべきデータを前記第２の記憶手
段と共に前記第１の記憶手段の対応するアドレスに書き
込む手段と、前記第２の記憶手段からのデータ読み出し
要求に応答して前記第２の記憶手段の代わりに前記第１
の記憶手段をアクセスして前記第１の記憶手段の前記対
応するアドレスからデータを読み出す手段とを有するこ
とを特徴とする。
したがって、データバスに接続する読出しバッファの数
を減らすことができ、データバスの負荷容量を軽減し、
シングルチップマイクロコンピユータの動作スピードを
上げることが可能になる。
を減らすことができ、データバスの負荷容量を軽減し、
シングルチップマイクロコンピユータの動作スピードを
上げることが可能になる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のシングルチップマイクロコンピユータ
の一実施例の一部のブロック図である。
の一実施例の一部のブロック図である。
シングルチップマイクロコンピユータの命令により書込
み読出し可能な第１の記憶回路であるメモリセルアレイ
７は書込みバッファ11を介して、また読出しバッファ12
を介してデータバス13と接続される。アドレスデコーダ
８はメモリセルアレイ７の中の全てのビット各々を選択
する選択信号群17を出力し、選択信号群17はオア回路18
に入力する。書込みバッファ11の書込みクロック信号
は、ライトクロック信号６とオア回路18の出力を入力と
するアンド回路15の出力で、読出しバッファ12の読出し
クロック信号は、リードクロック信号10とオア回路18の
出力を入力とするアンド回路16の出力である。また、命
令により書込み可能な第２の記憶回路である出力データ
ラッチ３の入力はデータバス13に接続され、出力は出力
バッファ２を介して出力端子１に接続されている。出力
データラッチ３のラッチクロック信号は、ライトクロッ
ク信号６とアドレスデコーダ５の出力を入力とするアン
ド回路４の出力である。アドレスデコーダ５とアドレス
デコーダ８の入力はアドレスバス14と接続されている。
点線15の範囲が出力ポート１個であり、このシングルチ
ップマイクロコンピユータには、他にも多くの各々違う
アドレスに割当てた出力ポート等の周辺回路が内蔵され
ており、第１図では出力ポートを例としている。
み読出し可能な第１の記憶回路であるメモリセルアレイ
７は書込みバッファ11を介して、また読出しバッファ12
を介してデータバス13と接続される。アドレスデコーダ
８はメモリセルアレイ７の中の全てのビット各々を選択
する選択信号群17を出力し、選択信号群17はオア回路18
に入力する。書込みバッファ11の書込みクロック信号
は、ライトクロック信号６とオア回路18の出力を入力と
するアンド回路15の出力で、読出しバッファ12の読出し
クロック信号は、リードクロック信号10とオア回路18の
出力を入力とするアンド回路16の出力である。また、命
令により書込み可能な第２の記憶回路である出力データ
ラッチ３の入力はデータバス13に接続され、出力は出力
バッファ２を介して出力端子１に接続されている。出力
データラッチ３のラッチクロック信号は、ライトクロッ
ク信号６とアドレスデコーダ５の出力を入力とするアン
ド回路４の出力である。アドレスデコーダ５とアドレス
デコーダ８の入力はアドレスバス14と接続されている。
点線15の範囲が出力ポート１個であり、このシングルチ
ップマイクロコンピユータには、他にも多くの各々違う
アドレスに割当てた出力ポート等の周辺回路が内蔵され
ており、第１図では出力ポートを例としている。
次に、本実施例の回路動作について説明する。
(1)このシングルチップマイクロコンピユータのＣＰＵ
が出力端子１にデータを出力する場合。この場合、出力
端子１に割当てられたアドレスをアドレスバス14に乗せ
ることにより、アドレスデコーダ５の出力がアクティブ
となる。従って、ライトクロック信号６に同期してアン
ド回路４の出力がアクティブとなるため、データバス13
のデータが出力データラッチ３に記憶され、出力データ
ラッチ３に記憶されたデータ出力バッファ２を介して出
力端子１に出力される。また、メモリセルアレイ７に割
当てられたアドレス空間は出力端子１に割当てられたア
ドレスを含むため、アドレスバス14に、出力端子１に割
当てられたアドレスが乗ると、アドレスデコーダ８がア
ドレスバス14をデコーダし、選択信号群17の中で出力端
子１と同じアドレスの信号をアクティブにする。従っ
て、メモリセルアレイ７の中の出力端子１と同じアドレ
スのビットが選択され、さらにオア回路18の出力がアク
ティブになるため、ライトクロック信号６に同期してア
ンド回路15の出力がアクティブとなり、データバス13の
データが書込みバッファ11を介してメモリセルアレイ７
の中の出力端子１と同じアドレスのビットに書込まれ
る。つまり、ＣＰＵが出力端子１にデータを出力すると
きにデータを出力データラッチ３とメモリセルアレイ７
の中の出力端子１と同じアドレスに割当てたビットの両
方に書込むことになる。
が出力端子１にデータを出力する場合。この場合、出力
端子１に割当てられたアドレスをアドレスバス14に乗せ
ることにより、アドレスデコーダ５の出力がアクティブ
となる。従って、ライトクロック信号６に同期してアン
ド回路４の出力がアクティブとなるため、データバス13
のデータが出力データラッチ３に記憶され、出力データ
ラッチ３に記憶されたデータ出力バッファ２を介して出
力端子１に出力される。また、メモリセルアレイ７に割
当てられたアドレス空間は出力端子１に割当てられたア
ドレスを含むため、アドレスバス14に、出力端子１に割
当てられたアドレスが乗ると、アドレスデコーダ８がア
ドレスバス14をデコーダし、選択信号群17の中で出力端
子１と同じアドレスの信号をアクティブにする。従っ
て、メモリセルアレイ７の中の出力端子１と同じアドレ
スのビットが選択され、さらにオア回路18の出力がアク
ティブになるため、ライトクロック信号６に同期してア
ンド回路15の出力がアクティブとなり、データバス13の
データが書込みバッファ11を介してメモリセルアレイ７
の中の出力端子１と同じアドレスのビットに書込まれ
る。つまり、ＣＰＵが出力端子１にデータを出力すると
きにデータを出力データラッチ３とメモリセルアレイ７
の中の出力端子１と同じアドレスに割当てたビットの両
方に書込むことになる。
(2)このシングルチップマイクロコンピユータのＣＰＵ
が出力データラッチ３の内容を読出す場合。この場合、
出力端子１に割当てられたアドレスをアドレスバス14に
乗せることにより、アドレスデコーダ８がアドレスバス
14をデコードし、選択信号群17の中で出力端子１と同じ
アドレスの信号をアクティブにする。従って、メモリセ
ルアレイ７の中の出力端子１と同じアドレスのビットが
選択され、さらにオア回路18の出力がアクティブになる
ため、リードクロック信号10に同期してアンド回路16の
出力がアクティブとなり、メモリセルアレイ７の中の出
力端子１と同じアドレスのビットに記憶されたデータが
読出しバッファ12を介してデータバス13に出力される。
出力端子１に割当てられたアドレスをアドレスバス14に
乗せると、アドレスデコーダ５の出力がアクティブとな
るが、出力データラッチ３に記憶されたデータを読出す
回路が無いため、出力データラッチ３に記憶されたデー
タがデータバス13に出力されることはない。つまり、Ｃ
ＰＵが出力データラッチ３の内容を読出すときは、出力
データラッチ３と同じ内容が記憶されているメモリセル
アレイ７の中の出力端子１と同じアドレスのビットに記
憶されている内容を読出すことになる。
が出力データラッチ３の内容を読出す場合。この場合、
出力端子１に割当てられたアドレスをアドレスバス14に
乗せることにより、アドレスデコーダ８がアドレスバス
14をデコードし、選択信号群17の中で出力端子１と同じ
アドレスの信号をアクティブにする。従って、メモリセ
ルアレイ７の中の出力端子１と同じアドレスのビットが
選択され、さらにオア回路18の出力がアクティブになる
ため、リードクロック信号10に同期してアンド回路16の
出力がアクティブとなり、メモリセルアレイ７の中の出
力端子１と同じアドレスのビットに記憶されたデータが
読出しバッファ12を介してデータバス13に出力される。
出力端子１に割当てられたアドレスをアドレスバス14に
乗せると、アドレスデコーダ５の出力がアクティブとな
るが、出力データラッチ３に記憶されたデータを読出す
回路が無いため、出力データラッチ３に記憶されたデー
タがデータバス13に出力されることはない。つまり、Ｃ
ＰＵが出力データラッチ３の内容を読出すときは、出力
データラッチ３と同じ内容が記憶されているメモリセル
アレイ７の中の出力端子１と同じアドレスのビットに記
憶されている内容を読出すことになる。
なお、一般にシングルチップマイクロコンピユータはデ
ータメモリとして、チップ上の面積が通常の論理素子よ
り小さくなるように回路構成を考慮したメモリ（ダイナ
ミックランダムアクセスメモリやスタティックランダム
アクセスメモリなど）セルアレイを内蔵するものが多
く、第２図のメモリセルアレイ７を、定数などを記憶す
るデータメモリに追加し、データメモリのアドレスデコ
ーダ（メモリセルアレイ７のアドレスデコーダ８）を追
加することで実現すると、メモリセルアレイの書込み・
読出しに必要な回路のデータメモリのそれと兼用するこ
とができ、チップ面積の削減がはかれる。また、出力デ
ータラッチ３の書込み情報を論理回路へ出力するように
してもよい。
ータメモリとして、チップ上の面積が通常の論理素子よ
り小さくなるように回路構成を考慮したメモリ（ダイナ
ミックランダムアクセスメモリやスタティックランダム
アクセスメモリなど）セルアレイを内蔵するものが多
く、第２図のメモリセルアレイ７を、定数などを記憶す
るデータメモリに追加し、データメモリのアドレスデコ
ーダ（メモリセルアレイ７のアドレスデコーダ８）を追
加することで実現すると、メモリセルアレイの書込み・
読出しに必要な回路のデータメモリのそれと兼用するこ
とができ、チップ面積の削減がはかれる。また、出力デ
ータラッチ３の書込み情報を論理回路へ出力するように
してもよい。
以上説明したように本発明は、シングルチップマイクロ
コンピユータにおいて、所定のアドレスが割り当てら
れ、ＣＰＵの命令によりデータの書込みおよび記憶した
データの読出し動作が可能な第１の記憶手段と、第１の
記憶手段と同一アドレスが割当てられ、ＣＰＵの命令に
より書込みのみ可能で、該書込み情報を所定の論理回路
へ出力する第２の記憶手段とを有し、シングルチップマ
イクロコンピユータのＣＰＵが論理回路にデータを書込
むときは、第２の記憶手段と第１の記憶手段の両方に書
込み、論理回路に書込んだデータを読出すときは、第２
の記憶手段から読出すのではなく、第１の記憶手段の方
から読出すことにより、データバスに接続する読出しバ
ッファの数が減り、データバスの負荷容量を軽減し、シ
ングルチップマイクロコンピユータの動作スピードを上
げることが可能になる効果がある。
コンピユータにおいて、所定のアドレスが割り当てら
れ、ＣＰＵの命令によりデータの書込みおよび記憶した
データの読出し動作が可能な第１の記憶手段と、第１の
記憶手段と同一アドレスが割当てられ、ＣＰＵの命令に
より書込みのみ可能で、該書込み情報を所定の論理回路
へ出力する第２の記憶手段とを有し、シングルチップマ
イクロコンピユータのＣＰＵが論理回路にデータを書込
むときは、第２の記憶手段と第１の記憶手段の両方に書
込み、論理回路に書込んだデータを読出すときは、第２
の記憶手段から読出すのではなく、第１の記憶手段の方
から読出すことにより、データバスに接続する読出しバ
ッファの数が減り、データバスの負荷容量を軽減し、シ
ングルチップマイクロコンピユータの動作スピードを上
げることが可能になる効果がある。
第１図は本発明のシングルチップマイクロコンピユータ
の一実施例の一部分を示すブロック図、第２図は従来の
シングルチップマイクロコンピユータにおける出力ポー
ト部の構成例のブロック図である。 １……出力端子、 ２……出力バッファ、 ３……出力データラッチ、 ４，15，16……アンド回路、 ６……ライトクロック信号、 ５，８……アドレスデコーダ、 ７……メモリセルアレイ、 17……メモリセルアレイ７を選択する選択信号群、 18……オア回路、 10……リードクロック信号、 11……書込みバッファ、 12……読出しバッファ、 13……データバス、 14……アドレスバス、 15……出力ポート。
の一実施例の一部分を示すブロック図、第２図は従来の
シングルチップマイクロコンピユータにおける出力ポー
ト部の構成例のブロック図である。 １……出力端子、 ２……出力バッファ、 ３……出力データラッチ、 ４，15，16……アンド回路、 ６……ライトクロック信号、 ５，８……アドレスデコーダ、 ７……メモリセルアレイ、 17……メモリセルアレイ７を選択する選択信号群、 18……オア回路、 10……リードクロック信号、 11……書込みバッファ、 12……読出しバッファ、 13……データバス、 14……アドレスバス、 15……出力ポート。
Claims (1)
- 【請求項１】第１の記憶手段と、出力端子に電気的に接
続された第２の記憶手段と、前記第２の記憶手段に対す
るデータ書き込み要求に応答して書き込むべきデータを
前記第２の記憶手段と共に前記第１の記憶手段の対応す
るアドレスに書き込む手段と、前記第２の記憶手段から
のデータ読み出し要求に応答して前記第２の記憶手段の
代わりに前記第１の記憶手段をアクセスして前記第１の
記憶手段の前記対応するアドレスからデータを読み出す
手段とを有することを特徴とするシングルチップマイク
ロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314909A JPH0632048B2 (ja) | 1986-12-23 | 1986-12-23 | シングルチツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314909A JPH0632048B2 (ja) | 1986-12-23 | 1986-12-23 | シングルチツプマイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63159966A JPS63159966A (ja) | 1988-07-02 |
| JPH0632048B2 true JPH0632048B2 (ja) | 1994-04-27 |
Family
ID=18059099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314909A Expired - Fee Related JPH0632048B2 (ja) | 1986-12-23 | 1986-12-23 | シングルチツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632048B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02168362A (ja) * | 1988-12-21 | 1990-06-28 | Nec Corp | 半導体記憶回路 |
-
1986
- 1986-12-23 JP JP61314909A patent/JPH0632048B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63159966A (ja) | 1988-07-02 |
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