JPH01276737A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01276737A
JPH01276737A JP63105737A JP10573788A JPH01276737A JP H01276737 A JPH01276737 A JP H01276737A JP 63105737 A JP63105737 A JP 63105737A JP 10573788 A JP10573788 A JP 10573788A JP H01276737 A JPH01276737 A JP H01276737A
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久嗣 白井
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高橋　伸浩
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Fujitsu Ltd
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  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Dicing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体装置の製造方法に関し、さらに詳しく言えば、ウ
ェハプロセスにおける位置合わせ、検査等に使用するア
ライメントマークやバーニヤに関し、 エツチング残滓がＷ＆敗することのない半導体装置の製
造方法の提供を目的とし、 基板上の一部分にパターニングされたマークパターンと
しての第１の膜の少なくとも周辺部を被覆する第２の膜
を形成することを含み構成する。
〔産業上の利用分野〕
本丸明は、半導体装置の製造方法に関する。さらに詳し
く説明すれば、ウェハプロセスにおいて位置合わせ、検
査等に使用するアライメントマークやバーニヤに関する
。
〔従来の技術〕
半導体ＩＣチップには、デバイスの機能を果たす素子を
形成するデバイス領域と、個々のチップに切断する際に
削り取られるスクライブ領域とがある。このスクライブ
領域は製造工程においては重要である。すなわち、各工
程の位置合わせのためのマーク（アライメントマーク）
や製品検査のためのマーク（バニニャ）やモニターチエ
ツクのためのマークがこのスクライプ？１１域とに形成
される。
これらのマークのうちアライメントマークを例にとって
説明すると、−ａには基板の全面に第１の膜（たとえば
層間絶縁膜）を形成してパターニングする。このときス
クライブ８Ｗ域上にマークとなるパターンを同時に形成
しておく。次に基板の全面に第２の膜（たとえば配線金
属膜）を形成した後、前記第１の膜で形成したパターン
に対して位置合わせをしてエツチングすることにより第
２の膜のパターン形成を行なう。なお、このとき、スク
ライブ領域の別の所に次工程の位置合わせマークとなる
新しいパターンを第２の膜で形成しておき、これを次の
パターニングの位置合わせマークに使用する。
すなわち、スクライブ領域は一般にマークパターン形成
部分以外は常にエツチングされる。従って、アライメン
トマークは位置合わせのために１回だけ使用され、その
後はずっと露出した状態である。
〔発明が解決しようとする課題〕
このむき出しにされたマークは一般に凸部を形成し、そ
の側壁部には、エツチング残滓が残ることがある。特に
異方性エツチングにおいてエツチング残滓の発生が顕著
であり、このマーク側壁部に残った残滓はその支持が不
安定なためにその後の処理で飛散してデバイスｆＩＴＩ
域のパターンに付着したりする。
第３図はエツチング残滓が飛散する様子を説明する図で
ある。図において３１はＳｉ基板、３２は５ｉ０２膜、
３３はアライメントマークとして形成されたポリＳｉ膜
、３４はポリＳｉ！１９３３の側壁部に残ったＡ１．−
３ｉエツチング残滓で、４１！Ｓｉ配線形成の際に露出
状態のポリ５ｉＲ３３をＡｌ−３ｉｒｆＪ、で被覆した
後、パターニングするときの異方性エツチングにより形
成される（同図（ａ））。
このエツチング残滓は支持が弱く、続く工程、たとえば
エツチング工程でよく取れることがある。
特に配線金属にＡｎ−３Ｌを使用するときは、ヒロフク
（ｈｉｌｌｏｃｋ　）除去のためにＳ＋エツチングをす
る必要がある。このＳｉエツチングにより同図（ｂ）に
示すようにポリＳｉ膜３３およびＳ＋基板３１がエツチ
ングされて、Ａｎ　−Ｓ　ｉエツチング残滓３４の支持
はさらに弱くなり飛散しやすくなる。
この飛散したＡｌ−３ｉエツチング残滓３４がデバイス
領域Ｗ域に付着すると、ショートや断線等の原因となり
、不良品を形成することになる。
図では、ポリＳｉのマークパターンとμ−３ｉのエツチ
ング残滓について説明したが、他のマークパターンとエ
ツチング残滓、例えばマークパターンとしての５ｉＯｔ
ｌｌｌの側部にポリＳｉの残滓が形成されて、この残滓
が飛散した場合なども、この残滓がゴミとなって不良品
を形成し、歩溜まりの低下を招くといった問題がある。
本発明は、エツチング残滓が飛散することのない半導体
装置の製造方法を提供し、歩溜まりの向上を目的とする
。
〔！！Ｉ！ｖを解決するための手段〕
上記目的は、基板上の一部分にパターニングされたマー
クパターンとしての第１の膜の少なくとも周辺部を被覆
する第２の膜を形成することを特徴とする半導体装置の
製造方法により達成される。
〔作用〕
本発明では、位置合わせ、検査、モニタチエツク等のた
めに形成されるマークパターンのエツジ部は、続いて形
成される膜で常に被覆され、さらにマークパターンを被
覆する膜のエツジ部も順次形成される膜で被覆されるの
で、マークパターンおよびこれを被覆する膜のエツジ部
にエツチング残滓が形成されることはない。
〔実施例］ 第１図は本発明の実施例に係る半導体装置の製造工程説
明図で、図面力がデバイス領域、右がスクライブ領域で
ある。図において、１はＳｉ基板、２はフィールド酸化
膜、３は５ｉＯｔｌｌ’Ｊ、４はポリＳｉゲート、５は
後のコンタクトホール形成のアライメントマークとして
のポリ５ｉｌｌｌＪ、６は層間絶ＬｍｌｌＷとしてのＰ
ＳＧ膜、７は配線パターン形成のアライメントマークと
してのＰＳＧ膜、８はＭ配線膜である。
次に図を参照しながら本発明の実施例について説明する
。
Ｓ＋０２膜３の形成後、基板の全面にポリＳｉ膜を形成
し、選択的にエツチングしてポリＳｉゲート４を形成す
る。このとき、スクライプライン上の一部にはアライメ
ントマークとしてのポリｓｉ膜５を形成しておく（同図
（ａ））。このポリＳｉ膜５は後の工程のコンタクトホ
ール形成の際の位置合わせ用パターンになる。
次に基板の全面にＰＳＣ膜を形成した後、選択的にエツ
チングしてコンタクトホールを形成する。
このコンタクトホールパターン形成の位置合わせは、ポ
リＳ【膜５に対して行なう。さらに、このときスクライ
プライン上では、前記ポリ５ｔｓ５の全面を被覆するよ
うにＰＳＧ膜６を形成するとともに、スクライプライン
上の他の一部に新たなアライメントマークとしてのＰＳ
Ｇｆｆ７を形成する（同図（ｂ））。
さらに基板の全面にＭ配線膜を形成した後、前記ＰＳ（
４２７に対して位置合わせを行ってエツチングすること
によりパターニングして各電極配線を形成する。このと
き前記ＰＳＣ膜６およびＰＳＧＩｆ’２７を覆う部分に
はマスクをかけてエラチングラ行ナイ、前記Ｐｓ（［６
およびＰＳＣ；［７！；１配線膜８で被覆される。
このように本発明によれば、形成されたアライメントマ
ークは順次形成される膜で被覆される。
従って、エツチング残滓が形成されることがなくなり、
エツチング残滓がデバイス領域に付着することによる不
良品形成はなくなる。この結果、良品形成率は向上し、
歩溜まりの向上につながる。
なお、本実施例ではアライメントマークについて説明し
たが、他のマークパターン、例えば検査マークパターン
（バーニヤ）やモニターパターンについても本発明の適
用は可能である。
第２図は、本発明の別の実施例説明図であり、マークパ
ターンおよびそれを被覆する膜の断面図（同図（ａ））
および上面図（同図（ｂ））である。図において、１１
はＳ＋基板、１２はアライメントマークとして形成され
たポリ５ｔＲ２１３はＰＳ　ＧｒＰＪ、　　１４　ｉ：
ｌＦＪテアル。
本実施例ではポリＳｉ膜２２が５ｉ０２膜２３で被覆さ
れる部分はエツジ部分のみであるが、マークパターンお
よび被覆膜のエツジ部分の上層に膜が形成されていれば
、エツチング残滓の形成は防止されるので、第１の実施
例と同し効果、すなわちエツチング残滓の飛散が防止さ
れ、良品形成率が向上する。
〔発明の効果〕
本発明の半導体装置の製造方法によれば、エツチング残
滓が形成されることはなくなる。従って、後の工程でエ
ツチング残滓が飛散し、これがデバイス領域に付着して
ショートや断線の原因となったり、不良パターンを形成
したりすることがなくなるので、製品の不良品率の減少
および歩溜まりの向上に効果がある。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ）は、本発明の実施例に係る製造工
程説明図、 第２図は、本発明の別の実施例に係るマークパターンの
断面図（ａ）および上面図（ｂ）、第３図（ａ）、（ｂ
）は、エツチング残滓が飛散する梯子を説明する図であ
る。 （符号の説明） １　、　２１　、　３１　・−５ｔ７ｓ＋ａ、２・・・
フィールド酸化膜、 ３．２３．３２・・・５ｉＯｉｌＦ！、４・・・ポリＳ
ｉゲート、 ５．２２．３３・・・ポリＳｉ膜、 ６．７・・・ｐｓｃ膜、 ８．２４・・・Ａ１１１！、 ３４・・・Ａｌ１−３ｉエツチング残滓。 坏４に四の別のヅ催狡彼＋ｌて荏ろマークｌシタ−ノの
菌賀粕囮（８）および上函几図（ｂ） 第２図 （ａ） 工・−Ａ−オ゛慮痺チ障欣１与凍６２説明てる図第３図

Claims (1)

  1. 【特許請求の範囲】 　位置合わせ、検査等に使用するためのマークパターン
    の形成において、 基板上の一部分にパターニングされたマークパターンと
    しての第１の膜の少なくとも周辺部を被覆する第２の膜
    を形成することを特徴とする半導体装置の製造方法。
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