JPH01278768A - ソースおよびドレイン深さ延長部を有する半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、絶縁基板上に配置された半導体材料層を有す
る半導体装置とその製造方法に関する。

更に詳しくは、本発明は、半導体材料層内にソースおよ
びドレイン深さ延長部を有するＭＯＳ／ＳＯ工装置に関
する。

発明の背景 絶縁基板上に配置された半導体材料層を有する半導体装
置は一般に本技術分野で知られている。

このような装置の一例としては、絶縁材料の表面ｌ二に
形成されたシリコン・アイランドを有するシリコン・オ
ン・インシュレータ（Ｓｏｌ）半導体装置かある。絶縁
材料がサファイア基板であるとき、この構造はシリコン
・オン・サファイア（ＳＯ３）半導体装置として知られ
ている。金属−酸化物一半導体（ＭＯＳ）トランジスタ
または他の能動素子がシリコン・アイランドの中および
上に形成される。一般に、ＭＯ５／ＳＯＩトランジスタ
はバルク・シリコン内に形成されたＭＯＳ）ランジスタ
と比較してより高い速度および改良された放射線耐性を
有する。

ＭＯ３／ＳＯＩトランジスタを製造するには従来サファ
イアのような絶縁基板の表面上に単結晶シリコンのよう
な半導体材料からなるアイランドが最）１ｉこ形成され
る。シリコン・アイランドは一般に第１の導電型を有す
るようにドーピングされる。それから、ゲート酸化物層
およびゲート電極がアイランドの上に形成される。第２
の導電型のソースおよびドレイン領域が通常のイオン注
入技術を使用してシリコン・アイランド内に形成される
。注入工程の間、ゲート電極がマスク層として作用し、
自己整合したソースおよびドレイン領域がシリコン・ア
イランド内に形成される。それから、通常のＭＯ８処理
技術を使用して装置が完成される。

半導体材料の共通のアイランド内に相補型金属−酸化物
一半導体（ＣＭＯ８）装置を形成する場合には、Ｐチャ
ンネル・トランジスタのドレインとＮチャンネル・トラ
ンジスタのソースとの間の大きな漏洩電流を避けるため
にソースおよびドレイン領域を絶縁基板まで延長するこ
とが有利である。また、Ｎチャンネル・トランジスタの
ドレインとＰチャンネル・トランジスタのソースとの間
にも漏洩がある。米国特許第４，５０７，８４６号には
、この問題に関連して、ソースおよびドレイン領域を絶
縁基板まで延長する方法が開示されている。この方法に
おいては、ソースおよびドレイン領域が形成される前に
、ゲート電極間の半導体層の一部が取り除かれている。

また、上記米国特許第４，５０７．８４６には各ＭＯＳ
トランジスタに対して別のホトリソグラフィおよびイオ
ン注入工程を使用することによってソースおよびドレイ
ン領域を絶縁基板まで延長する他の処理方法か開示され
ている。

単一のＭＯＳトランジスタを半導体材料からなる単一の
アイランド内に形成する場合でも、ソースおよびドレイ
ン領域を絶縁基板まで延長することか好ましい。ソース
およびドレイン領域が絶縁ＪＡＩＨに達しない場合には
、大きな接合面積のためにチャンネル領域の本体部分と
ともに大きなソースおよびドレイン８二が形成される。

この大きなソースおよびドレイン８回は装置の速度を低
減する。

ＭＯＳ／Ｓｏｌ装置を製造する場合には、良質なヘテロ
エピタキシヤル・シリコンがチャンネル領域に存在する
ように約５５００Å以上の厚さを有するシリコン・アイ
ランドを使用することが望ましい。しかしながら、通常
の製造方法においては、自己整合したソースおよびドレ
イン領域を絶縁基板まで延長するには非常に高い注入エ
ネルギーか必要である。このような注入エネルギーを使
用すると、マスクとして作用しているゲート電極をドー
パント・イオンが通過し、その下側に設けられているゲ
ート酸化物を損傷する。アール、ケイ、スメルツ７　（
Ｒ，に、Ｓｍｅｌｔｚｃｒ）による論文「多結晶シリコ
ンのイオン通過によるチャンネル酸化物内のトラップ形
成」　（アプライド・フィジックス・レター（Ａｐｐｌ
ｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒ）　、　　４１
（９）、１９８２年１１月１日、第８４９頁−第８５１
頁）に記載されているように、注入されたイオンはゲー
ト酸化物に大きな濃度のホール・トラップを生じさせる
。このトラップはＭＯＳ装置のしきい値電圧を非常に大
きくシフトさせる。従って、注入処理の際のゲート酸化
物に対する損傷が最小になるようにしながら、例えば約
５５００Å以上の厚さの半導体材料からなる厚いアイラ
ンドに、絶縁基板まで延長したソースおよびドレイン領
域を宵するＭＯ８／ＳＯＩ半導体装置を製造することが
望ましい。

発明の概要 本発明の半導体装置は、絶縁基板上に配置された半導体
材料層中に形成されたソースおよびドレイン領域ををす
る。このソースおよびドレイン領域の各々の深さは前記
半導体材粗層の厚さよりも小さい。ソースおよびドレイ
ン領域と同じ導電型を有するソースおよびドレイン深さ
延長部が、絶縁基数と同じ境界を有するように前記半導
体材料層中に形成されている。また、本発明は上述した
半導体装置を製造する方法も提供する。

好適実施例の説明 以下、本発明を、単結晶サファイアからなる絶縁基数」
二に配置される半導体材料として単結晶シリコンを使用
した場合について詳述する。しかしながら、ｌ１ｂ−Ｖ
ＩａおよびＩＩＩａ−Ｖａ半導体化合物のような他の通
常の半導体材料をシリコンの代わりに使用してもよいこ
とが理解されよう。更に、半導体材料上に配置される二
酸化シリコン、或いはスピネルや酸化シリコンのような
他の通常の絶縁基板をサファイアの代わりに使用しても
よい。

第１図を参照すると、本発明によるソースおよびドレイ
ン深さ延長部を有する相補型金属−酸化物−半導体（０
ＭＯ８）装置が全体的に符号１０て示されている。第１
のシリコン・アイランド１３がＮチャンネル・トランジ
スタ用にサファイア基板１２−Ｌに設けられている。。

また第２のシリコン・アイランド１５がＰチャンネル・
トランジスタ用にサファイア基板１２」−に設けられて
いる。

第１のシリコン・アイランド１３に形成されているＮチ
ャンネル・トランジスタはＮ型のソースおよびドレイン
深さ延長部１８および２０間に配置されたＰチャンネル
領域１４を有している。高濃度にドーピングされたＮ型
のソースおよびドレイン領域３４および３６がそれぞれ
ソースおよびドレイン深さ延長部１８および２０上に配
置されている。ソースおよびドレイン領域３４および３
６は第１のシリコン・アイランド１３の厚さより小さい
深さををする。ソースおよびドレイン深さ延長部１８お
よび２０はそれぞれソースおよびドレイン領域３４およ
び３６と接触している。ソースおよびドレイン深さ延長
部１８および２０はサファイア基板１２と共通の境界を
有する。また、第１図に示すように、ソースおよびドレ
イン深さ延長部１８および２０間の距離はソースおよび
ドレイン領域３４および３６間のチャンネルの長さより
も大きい。

高濃度にドーピングされたソースおよびドレイン領域３
４および３６はソースおよびドレイン深さ延長部１８お
よび２０のＮ型不純物濃度よりも約３桁大きいＮ型不純
物濃度を宜する。典型的には、ソースおよびドレイン領
域３４および３６はそれぞれ約１０２°ｃｍ　’の不純
物濃度を有し、ソースおよびドレイン深さ延長部１８お
よび２０はそれぞれ約１０１７ｃｍ−３の不純物濃度を
何する。また、第１のシリコン・アイランド１３はゲー
ト酸化物層２６およびゲート電極３０を有する。

Ｐチャンネル・トランジスタが形成される第２のシリコ
ン・アイランド１５は、Ｎ型領域１６を存し、このＮ型
領域１６はＰ型ソースおよびドレイン深さ延長部２２お
よび２４を分離している。

高濃度にドーピングされたＰ型ソースおよびドレイン領
域３８および４０はそれぞれソースおよびドレイン深さ
延長部２２および２４の」二に配置されている。ソース
およびドレイン深さ延長部２２および２４はそれぞれサ
ファイア基板１２と共通の境界を有する。第１のシリコ
ン・アイランド１３に形成されたＮチャンネル・トラン
ジスタの場合と同様に、ソースおよびドレイン深さ延長
部２２および２４はそれぞれソースおよびドレイン領域
３８及び４０と接触している。ソースおよびドレイン領
域３８および４０は各々第２のシリコン・アイランド１
５の厚さより小さい深さを有している。ソースおよびド
レイン領域３８および４０間のチャンネルの長さはソー
スおよびドレイン深さ延長部２２および２４の間の距離
より小さい。

高濃度にドーピングされたソースおよびドレイン領域３
８および４０はソースおよびドレイン深さ延長部２２お
よび２４のＰ型不純物濃度よりも約３桁大きいＰ型不純
物濃度を有している。典型的には、ソースおよびドレイ
ン領域３８および４０はそれぞれ約１０２°ｃｍ　’の
不純物濃度をＨし、ソースおよびドレイン深さ延長部１
８および２０はそれぞれ約１０　”ｃｍ−３の不純物濃
度を釘する。

また、ケート酸化物層２８およびゲート電極３２が第２
のシリコン・アイランド１５上に設けられている。

次に第２図を参照すると、本発明による共通のアイラン
ドに形成された相補型金属−酸化物−半導体装置が全体
的に７：）号５０で示されている。Ｎチャンネルおよび
Ｐチャンネル・トランジスタが、サファイア基板１２」
−に設けられた単一のシリコン・アイランド１７に形成
されている。また、ゲート酸化物層２７がシリコン・ア
イランド１７上に配ｌｉ＆されている。第１図および第
２図で共通な残りの符号は同じ（を成要素を示す。

第１図に示す′−１′導体装置を製造する方法が第３図
乃至第５図に示されている。第３図を参照して説明する
と、この方法ではまずサファイア基板１２を用意し、こ
のサファイア基板１２上に約１０１７ｃ、、−３の不純
物濃度ををするＮ型単結晶シリコンからなる連続層を通
常のへテロエピタキシャル堆積技術を使用して成長させ
る。次に、酸化シリコン層のようなマスク層（図示せず
）を設けてパターン形成し、異方性プラズマまたは湿式
エツチング技術を使用して第１および第２のシリコン・
アイランド１３および１５を形成する。次いでマスク層
（図示せず）を除去する。

次に第１のホトレジスト層４２が第３図に示すように設
けられてパターン形成される。ソースおよびトレイン深
さ延長部１８および２０に対応する第１のシリコン・ア
イランド１３内の領域がマスクされる。また、第２のシ
リコン・アイランド１５のＮ型領域１６も第１のホトレ
ジスト層４２によってマスクされる。次いで、ホウ素の
ようなＰ型ドーパントをそれぞれのアイランドにイオン
注入することにより、第１のシリコン・アイランド１３
にＰ半領域１４および第２のシリコン・アイランド１５
にソースおよびドレイン深さ延長部２２および２４を形
成する。Ｐ半領域１４およびソースおよびドレイン深さ
延長部２２および２４は各々約１０　”ｃｍ−３の不純
物濃度を有する。その後、第１のホトレジスト層４２を
通常の溶剤を使用して除去する。

次に第４図を参照して説明すると、上記の構造を酸化雰
囲気中で約８５０℃の温度に加熱することによって、ゲ
ート酸化物層２６および２８をシリコン・アイランド１
３および１５上にそれぞれ形成する。次いで、Ｎ型多結
晶シリコン層（図示せず）を化学蒸着法によってシリコ
ン・アイランド１３および１５上に形成する。その後、
多結晶シリコン層を通常のホトリソグラフィおよびエツ
チング技術を使用してパターン形成して、ゲート７に極
３０および３２を形成する。次に第２のホトレジスト層
４４を第２のシリコン・アイランド１５」二に全体的に
設けられる。その後、不純物濃度が約１０２０ｃｍ−３
に達するまでリンのようなＮ型ドーパントをイオン注入
することによって、ソースおよびドレイン領域３４およ
び３６を第１のシリコン・アイランド１３内に形成する
。注入エネルギーは、自己整合したソースおよびドレイ
ン領域３４および３６の各々が第１のシリコン・アイラ
ンド１３の厚さより小さい深さを釘するように制御され
る。このようにソースおよびドレイン領域の深さが制限
されるのは、ドーパント・イオンがゲート電極３０を通
過せず、ゲート酸化物層２６の下側部分を損傷しないよ
うに注入エネルギーが選択されるからである。次いで、
第２のホトレジスト層４４を通常の溶剤を使用して除去
する。

次に第５図に示すように、第３のホトレジスト層４６が
第１のシリコン・アイランド１３全体の上に設けられる
。不純物濃度が約１０２°ｃｍ　’に達するまでホウ素
のようなＰ型ドーパントをイオン注入することによって
、第２のシリコン・アイランド１５内に自己整合したＰ
型ソースおよびドレイン領域３８および４０が形成され
る。Ｐ型ソースおよびドレイン領域３８および４０を形
成するのに使用される注入エネルギーは第４図に関連し
て上述したように制御され、このためこれらの領域の各
々の深さは第２のシリコン・アイランド１５の厚さより
も小さい。第３のホトレジスト層４６は溶剤を使用して
除去される。その後、通常のＣＭＯＳ処理技術を使用し
て装置が完成される。

第２図に示す共通のアイランドを有するＣＭＯＳ装ｊ４
５０は、第３図乃至第５図を参照して説明した方法と同
様な方法を用いて形成される。この場合、イオン注入の
ため、第３図に示す第１のホトレジスト層４２を形成す
るのに使用されるパターン形成工程を、ホトレジスト層
４２が（第２図の）Ｎ型ソースおよびドレイン深さ延長
部１８および２０ならびにＮ型領域１６にそれぞれ対応
するシリコン・アイランド１７内の領域上に形成される
ように変更する。また、第４図および第５図に示す工程
で使用される第２および第３のホトレジスト層４４およ
び４６もそれぞれ隣りのＭＯＳトランジスタを覆わない
ように設けられる。

第３図乃至第５図に示す方法はアイランド利料としてＮ
型単結晶シリコンを利用しているが、代りにＰ型巣結晶
シリコンを使用することができる。

後者の場合には、第３図に示す工程は、図示と逆のホト
レジスト・パターンを形成し、Ｎ型ドーノマントを使用
するように変更される。また、本発明は単一のＭＯＳト
ランジスタにソースおよびドレイン深さ延長部を形成す
る場合にも適用される。

本発明の他の実施例においては、アイランド材料として
真性単結晶シリコンが使用される。この場合、第３図に
示す工程はＰ型ソースおよびドレイン深さ延長部２２お
よび２４ならびにＰ型領域１４を形成するように実行さ
れる。それから、Ｎ型ソースおよびドレイン深さ延長部
１８および２２は、第３図に示す第１のシリコン・アイ
ランド１３上の第１のホトレジスト層４２とは逆のパタ
ーンを有するマスク層を使用して、第１のシリコン・ア
イランド１３にＮ型ドーパントを注入することによって
形成される。後者の注入工程の際、Ｐ型ソースおよびド
レイン深さ延長部２２および２４をマスク層で覆って、
第２のシリコン・アイランド１５の中央領域を露出させ
ることにより、Ｎ型領域１６も形成してもよい。しかし
ながら、ソースおよびドレイン深さ延長部１８および２
０用のＮ型ドーパントの注入工程の際、第２のシリコン
・アイランド１５の全体をマスクすることが好ましい。

この場合、その後、第２のシリコン・アイランド１５上
のマスクを除去し、新しいマスク層を第１のシリコン・
アイランド１３上に形成する。次いで、第２のシリコン
・アイランド１５の中央領域を適当にドーピングしてＰ
チャンネル・トランジスタ用のチャンネル領域を形成す
る。

その後、第４図および第５図に示す工程を使用して、真
性単結晶アイランド材料を用いて作った装置の全てが完
成される。

ソースおよびドレイン領域を絶縁基板まで延長するため
の従来の方法ではソースおよびドレインに高エネルギー
のイオンを注入したときにゲート酸化物層に対する損傷
が生じるが、本発明の方法によればこのような損傷が避
けられる。ソースおよびドレイン深さ延長部を形成する
ために本発明で使用される高エネルギー注入は、ゲート
酸化物層を成長させる前に実行される。従って、約５５
００Å以上の厚さを有するシリコン・アイランドを使用
することができる。

シリコン・アイランドが厚いほど、ＭＯＳトランジスタ
のチャンネル領域に良好な表面移動度が存在するように
できる。本発明に従ってゲート酸化物およびゲート電極
を形成された後にソースおよびドレイン注入を実施する
とき、ソースおよびドレイン領域の深さがシリコン・ア
イランドの厚さよりも小さいので、低い注入エネルギー
が必要とされるだけである。このような低いエネルギー
で注入されるイオンはゲート電極を通過しないし、ゲー
ト酸化物を損傷しない。

また、本発明は共通のアイランドに形成されるＣＭＯ５
装置のソースおよびドレイン領域を絶縁基板まで延長し
て、隣接するＭＯ５装置間の漏洩電流を低減する。また
、隣接する装置間の漏洩電流を低減するのに加えて、ソ
ースおよびドレイン深さ延長部はＣＭ　ＯＳ　装置の速
度を増大させる。

これはチャンネル領域の本体部分に対するソース／ドレ
イン容量が低いからである。このソース／ドレイン容量
の減少は、ソースおよびドレイン領域とチャンネルとの
間の接合面積が大幅に減少し、ソースおよびドレイン深
さ延長部がそれぞれソースおよびドレイン領域の不純物
濃度よりも約３桁小さい不純物濃度を有しているために
達成される。

また、装置の接合部の漏洩電流はチャンネル本体部分と
の接合面積が小さいので低減されている。

また、ソースおよびドレイン深さ延長部間のバックチャ
ンネルの長さはソースおよびトレイン領域間のチャンネ
ルの長さよりも大きい。この長いバックチャンネルはソ
ースおよびドレイン領域間に高い直列抵抗を形成する。

この高い直列抵抗はＮチャンネル・トランジスタにおい
て放射により誘起されるバックチャンネル漏洩を抑圧す
る役目を果たす。

【図面の簡単な説明】

第１図は、ＰチャンネルおよびＮチャンネル・トランジ
スタを半導体材料の別々のアイランドに形成した、ソー
スおよびドレイン深さ延長部を有する本発明のＣＭＯＳ
装置の断面図である。 第２図はＮチャンネルおよびＰチャンネル・トランジス
タを半導体材料の共通のアイランドに形成した場合の本
発明の別のＣＭＯＳ装置の断面図である。 第３図乃至第５図はソースおよびドレイン深さ延長部を
釘するＣＭＯＳ装置を製造する本発明の方法の師々の工
程を示す断面図である。 １０・・・相補型金属−酸化物一半導体装置、１２・・
・サファイア基板、１３・・・第１のシリコン・アイラ
ンド、１４・・・Ｐチャンネル領域、１５・・・第２の
シリコン・アイランド、１６・・・Ｎ型領域、１８．２
０・・・Ｎ型ソースおよびドレイン深さ延長部、２２お
よび２４・・・Ｐ型ソースおよびドレイン深さ延長部、
２６および２８・・・ゲート酸化物層、３０および３２
・・・ゲート電極、３４および３６・・・Ｎ型ソースお
よびドレイン領域、３８および４０・・・Ｐ型ソースお
よびドレイン領域。

Claims (1)

1. 【特許請求の範囲】 １、絶縁基板と、 該絶縁基板上に配置されている半導体材料の層と、 各々の少なくとも一部が前記絶縁基板と共通の境界を有
   するように前記半導体材料層中に形成されている第１の
   導電型のソースおよびドレイン深さ延長部と、 第１の導電型のソースおよびドレイン領域であって、当
   該ソース及びドレイン領域は前記ソースおよびドレイン
   深さ延長部にそれぞれ隣接して接触するように前記半導
   体材料層中に形成され、当該ソースおよびドレイン領域
   の各々がそれぞれの前記ソースおよびドレイン深さ延長
   部の不純物濃度より大きい不純物濃度ならびに前記半導
   体材料層の厚さより小さい深さを有している当該ソース
   およびドレイン領域と、 を含んでいることを特徴とする半導体装置。 ２、前記ソースおよびドレイン領域間には定められたチ
   ャンネル長さを有するチャンネル領域が位置しており、
   前記ソースおよびドレイン深さ延長部間の離隔距離が前
   記チャンネル長さよりも長い請求項１記載の半導体装置
   。 ３、前記ソースおよびドレイン領域がそれぞれ前記ソー
   スおよびドレイン深さ延長部の不純物濃度よりも少なく
   とも３桁大きい不純物濃度を有している請求項２記載の
   半導体装置。 ４、絶縁基板、該絶縁基板上に配置された半導体材料の
   層、前記層の第１の所定の部分に形成されたＰチャンネ
   ル金属−酸化物−半導体トランジスタ、および前記層の
   第２の所定の部分に形成されたＮチャンネル金属−酸化
   物−半導体トランジスタを有する相補型金属−酸化物−
   半導体装置において、 前記Ｐチャンネル・トランジスタ用のＰ型ソースおよび
   ドレイン深さ延長部であって、当該延長部の各々はその
   少なくとも一部が前記絶縁基板と共通の境界を有するよ
   うに前記層の前記第１の所定の部分内に形成されている
   当該Ｐ型ソースおよびドレイン深さ延長部と、 前記Ｎチャンネル・トランジスタ用のＮ型ソースおよび
   ドレイン深さ延長部であって、当該延長部の各々はその
   少なくとも一部が前記絶縁基板と共通の境界を有するよ
   うに前記層の前記第２の所定の部分内に形成されている
   当該Ｎ型ソースおよびドレイン深さ延長部と、 前記層の前記第１の所定の部分内に形成されているＰ型
   ソースおよびドレイン領域であって、当該Ｐ型ソースお
   よびドレイン領域は前記Ｐ型ソースおよびドレイン深さ
   延長部にそれぞれ隣接して接触し、当該Ｐ型ソースおよ
   びドレイン領域の各々がそれぞれの前記Ｐ型ソースおよ
   びドレイン深さ延長部の不純物濃度より大きい不純物濃
   度ならびに前記半導体材料層の厚さより小さい深さを有
   する当該Ｐ型ソースおよびドレイン領域と、前記層の前
   記第２の所定の部分内に形成されているＮ型ソースおよ
   びドレイン領域であって、当該Ｎ型ソースおよびドレイ
   ン領域は前記Ｎ型ソースおよびドレイン深さ延長部にそ
   れぞれ隣接して接触し、当該Ｎ型ソースおよびドレイン
   領域の各々がそれぞれの前記Ｎ型ソースおよびドレイン
   深さ延長部の不純物濃度より大きい不純物濃度ならびに
   前記半導体材料層の厚さより小さい深さを有する当該Ｎ
   型ソースおよびドレイン領域と、を含んでいることを特
   徴とする前記相補型金属−酸化物−半導体装置。 ５、前記ＮチャンネルおよびＰチャンネル・トランジス
   タの各々の前記ソースおよびドレイン領域間には定めら
   れたチャンネル長さを有するチャンネル領域が位置して
   おり、前記ＮチャンネルおよびＰチャンネル・トランジ
   スタのそれぞれの前記ソースおよびドレイン深さ延長部
   間の離隔距離が前記ＮチャンネルおよびＰチャンネル・
   トランジスタのそれぞれのチャンネル長さよりも長い請
   求項４記載の相補型金属−酸化物−半導体装置。 ６、前記Ｐ型およびＮ型のソースおよびドレイン領域の
   各々がそれぞれの前記Ｐ型およびＮ型のソースおよびド
   レイン深さ延長部の不純物濃度より少なくとも３桁大き
   い不純物濃度を有する請求項５記載の相補型金属−酸化
   物−半導体装置。 ７、前記第１および第２の所定の部分が前記半導体材料
   層の共通のアイランド内に位置している請求項４記載の
   相補型金属−酸化物−半導体装置。 ８、前記第１および第２の所定の部分が前記半導体材料
   層の別々のアイランド内に位置している請求項４記載の
   相補型金属−酸化物−半導体装置。 ９、半導体材料の層が上側に配置された絶縁基板を用意
   し、 各々の少なくとも一部が前記絶縁基板と共通の境界を有
   するように前記半導体材料層内に第１の導電型のソース
   およびドレイン深さ延長部を形成し、 前記半導体材料層内に第１の導電型のソースおよびドレ
   イン領域を、前記ソースおよびドレイン深さ延長部にそ
   れぞれ隣接して接触するように形成し、しかも前記ソー
   スおよびドレイン領域の各々をそれぞれの前記ソースお
   よびドレイン深さ延長部の不純物濃度より大きい不純物
   濃度ならびに前記半導体材料層の厚さより小さい深さを
   有するように形成する各工程を含む半導体装置の製造方
   法。 １０、前記ソースおよびドレイン深さ延長部は、これら
   の延長部をそれぞれ形成する第１の導電型の２つの領域
   が第２の導電型の領域によって分離されるように前記半
   導体材料層を選択的にドーピングすることによって形成
   される請求項９記載の半導体装置の製造方法。 １１、前記ソースおよびドレイン深さ延長部が形成され
   た後、第２の導電型の前記領域の少なくとも一部の上に
   ゲート酸化物層を形成し、前記ゲート酸化物層上にゲー
   ト電極を形成する工程を含む請求項１０記載の半導体装
   置の製造方法。 １２、前記ソースおよびドレイン領域は、両者間の距離
   が前記ソースおよびドレイン深さ延長部間の距離よりも
   小さくなるように形成される請求項１１記載の半導体装
   置の製造方法。 １３、絶縁基板、該絶縁基板上に配置された半導体材料
   の層、前記層の第１の所定の部分に形成されたＰチャン
   ネル金属−酸化物−半導体トランジスタ、および前記層
   の第２の所定の部分に形成されたＮチャンネル金属−酸
   化物−半導体トランジスタを有する相補型金属−酸化物
   −半導体装置を製造する方法であって、 各々の少なくとも一部が前記絶縁基板と共通の境界を有
   するように前記層の前記第１の所定の部分内に前記Ｐチ
   ャンネル・トランジスタ用のＰ型ソースおよびドレイン
   深さ延長部を形成し、各々の少なくとも一部が前記絶縁
   基板と共通の境界を有するように前記層の前記第２の所
   定の部分内に前記Ｎチャンネル・トランジスタ用のＮ型
   ソースおよびドレイン深さ延長部を形成し、前記層の前
   記第１の所定の部分内にＰ型ソースおよびドレイン領域
   を、前記Ｐ型ソースおよびドレイン深さ延長部にそれぞ
   れ隣接して接触するように形成し、しかも前記Ｐ型ソー
   スおよびドレイン領域の各々をそれぞれの前記Ｐ型ソー
   スおよびドレイン深さ延長部の不純物濃度より大きい不
   純物濃度ならびに前記半導体材料層の厚さより小さい深
   さを有するように形成し、 前記層の前記第２の所定の部分内にＮ型ソースおよびド
   レイン領域を、前記Ｎ型ソースおよびドレイン深さ延長
   部にそれぞれ隣接して接触するように形成し、しかも前
   記Ｎ型ソースおよびドレイン領域の各々をそれぞれの前
   記Ｎ型ソースおよびドレイン深さ延長部の不純物濃度よ
   り大きい不純物濃度ならびに前記半導体材料層の厚さよ
   り小さい深さを有するように形成する各工程を含む相補
   型金属−酸化物−半導体装置の製造方法。 １４、前記Ｐ型ソースおよびドレイン深さ延長部は、こ
   れらの延長部をそれぞれ形成する２つのＰ型領域がＮ型
   領域によって分離されるように前記半導体材料層の前記
   第１の所定の部分に選択的にドーピングすることによっ
   て形成され、前記Ｎ型ソースおよびドレイン深さ延長部
   は、これらの延長部をそれぞれ形成する２つのＮ型領域
   がＰ型領域によって分離されるように前記半導体材料層
   の前記第２の所定の部分に選択的にドーピングすること
   によって形成される請求項１３記載の相補型金属−酸化
   物−半導体装置の製造方法。 １５、前記ソースおよびドレイン深さ延長部が形成され
   た後、前記半導体材料層の前記第１の所定の部分内の前
   記Ｎ型領域の少なくとも一部の上および前記半導体材料
   層の前記第２の所定の部分内の前記Ｐ型領域の少なくと
   も一部の上にゲート酸化物層を形成し、前記第１および
   第２の所定の部分上の前記ゲート酸化物の上にゲート電
   極を形成する工程を含む請求項１４記載の相補型金属−
   酸化物−半導体装置の製造方法。 １６、前記ＮチャンネルおよびＰチャンネル・トランジ
   スタのそれぞれの前記ソースおよびドレイン領域は、両
   者間の距離が対応する前記Ｎ型およびＰ型のソースおよ
   びドレイン深さ延長部間の距離より小さくなるように形
   成される請求項１５記載の相補型金属−酸化物−半導体
   装置の製造方法。 １７、前記第１および第２の所定の部分が前記半導体材
   料層の共通のアイランド内に位置している請求項１６記
   載の相補型金属−酸化物−半導体装置の製造方法。 １８、前記第１および第２の所定の部分が前記半導体材
   料層の別々のアイランド内に位置している請求項１６記
   載の相補型金属−酸化物−半導体装置の製造方法。