JPH01280352A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01280352A JPH01280352A JP63110990A JP11099088A JPH01280352A JP H01280352 A JPH01280352 A JP H01280352A JP 63110990 A JP63110990 A JP 63110990A JP 11099088 A JP11099088 A JP 11099088A JP H01280352 A JPH01280352 A JP H01280352A
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- JP
- Japan
- Prior art keywords
- insulating film
- diffusion region
- semiconductor substrate
- electrode
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に間する。
近年、半導体装置は微細加工技術の進歩等により高集積
化が著しく進み、周知の如く、Ｄ ＲＡＭ（Ｄｙｎａｍ
ｉｃ ＲＡＭ）等では多結晶シリコン層の多層構造が採
用されている。
化が著しく進み、周知の如く、Ｄ ＲＡＭ（Ｄｙｎａｍ
ｉｃ ＲＡＭ）等では多結晶シリコン層の多層構造が採
用されている。
第３図（ａ）〜（ｅ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第３図（ａ）に示すように、ｐ型シリコン基板１の一主
面に選択酸化法等により設けたフィールド酸化膜（図示
せず）により素子形成領域を区画し、前記素子形成領域
の表面に厚さ１５ｎｍの酸化シリコン膜２を形成する。
面に選択酸化法等により設けたフィールド酸化膜（図示
せず）により素子形成領域を区画し、前記素子形成領域
の表面に厚さ１５ｎｍの酸化シリコン膜２を形成する。
次に、第３図（ｂ）に示すように、酸化シリコン膜２の
上に選択的にホトレジスト膜１２を設け、ホトレジスト
膜１２をマスクとしてリンイオン３をイオン注入し、前
記素子形成領域にｎ型拡散領域４を形成する。
上に選択的にホトレジスト膜１２を設け、ホトレジスト
膜１２をマスクとしてリンイオン３をイオン注入し、前
記素子形成領域にｎ型拡散領域４を形成する。
次に、第３図（ｃ）に示すように、ホトレジスト膜１２
を除去し、酸化シリコン膜２の上に多結晶シリコン層を
堆積し、前記多結晶シリコン層の上にｎ型拡散領域４に
対応するパターンを有するホトレジスト膜６を選択的に
形成する。次に、ホトレジスト膜６をマスクとして前記
多結晶シリコン層をエツチングし、容量部電極５を形成
する。
を除去し、酸化シリコン膜２の上に多結晶シリコン層を
堆積し、前記多結晶シリコン層の上にｎ型拡散領域４に
対応するパターンを有するホトレジスト膜６を選択的に
形成する。次に、ホトレジスト膜６をマスクとして前記
多結晶シリコン層をエツチングし、容量部電極５を形成
する。
次に、第３図（ｄ）に示すように、ホトレジスト膜６を
除去し、容量部電極５をマスクとして酸化シリコン膜２
をエツチングして除去する。次に、熱酸化法により前記
素子形成領域の表面及び容量部電極５の表面にゲート酸
化膜７を４０ｎｍの厚さに形成する。次に、ゲート酸化
膜７の上に多結晶シリコン層を堆積し、これを選択的に
エツチングしてゲート電極８を形成する。
除去し、容量部電極５をマスクとして酸化シリコン膜２
をエツチングして除去する。次に、熱酸化法により前記
素子形成領域の表面及び容量部電極５の表面にゲート酸
化膜７を４０ｎｍの厚さに形成する。次に、ゲート酸化
膜７の上に多結晶シリコン層を堆積し、これを選択的に
エツチングしてゲート電極８を形成する。
次に、第３図（ｅ）に示すように、容量部電極５及びゲ
ート電極８をマスクとしてヒ素イオンをイオン注入し、
前記素子形成領域にｎ型拡散領域９を形成する。次に、
ゲート電極を含む表面に眉間絶縁膜１０を堆積し、層間
絶縁膜１０にｎ型拡散領域９のコンタクト用開口部を設
ける。次に、前記開口部を含む表面にアルミニウム層を
堆積し、これを選択的にエツチングしてｎ型拡散領域９
とコンタクトし且つ眉間絶縁膜１０の上に延在する配線
１１を設ける。
ート電極８をマスクとしてヒ素イオンをイオン注入し、
前記素子形成領域にｎ型拡散領域９を形成する。次に、
ゲート電極を含む表面に眉間絶縁膜１０を堆積し、層間
絶縁膜１０にｎ型拡散領域９のコンタクト用開口部を設
ける。次に、前記開口部を含む表面にアルミニウム層を
堆積し、これを選択的にエツチングしてｎ型拡散領域９
とコンタクトし且つ眉間絶縁膜１０の上に延在する配線
１１を設ける。
上述した従来の半導体装置の製造方法は、素子形成領域
中に設ける容量部の拡散領域及び絶縁膜を介して設ける
容量部電極の形成工程においてホトリソグラフィ工程が
２回必要であり工程が長くなりコストが増加するという
欠点がある。
中に設ける容量部の拡散領域及び絶縁膜を介して設ける
容量部電極の形成工程においてホトリソグラフィ工程が
２回必要であり工程が長くなりコストが増加するという
欠点がある。
また、容量部の拡散領域と容量部電極とはそれぞれ別の
ホトレジストマスクによりパターニングするため、位置
合せのマージンが必要となりメモリセルの寸法が大きく
なるという欠点がある。
ホトレジストマスクによりパターニングするため、位置
合せのマージンが必要となりメモリセルの寸法が大きく
なるという欠点がある。
本発明の半導体装置の製造方法は、−導電型の半導体基
板の一主面に第１の絶縁膜を形成する工程と、イオン注
入法により前記半導体基板の表面に一導電型又は逆導電
型の拡散領域を形成する工程と、前記第１の絶縁膜上に
容量部電極を選択的に設ける工程と、前記容量部電極を
マスクとして前記第１の絶縁膜及び前記拡散領域を順次
エツチングして前記半導体基板を露出させる工程と、前
記半導体基板及び前記容量部電極の表面に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜の上に選択的にゲ
ート電極を形成する工程とを含んで構成される。
板の一主面に第１の絶縁膜を形成する工程と、イオン注
入法により前記半導体基板の表面に一導電型又は逆導電
型の拡散領域を形成する工程と、前記第１の絶縁膜上に
容量部電極を選択的に設ける工程と、前記容量部電極を
マスクとして前記第１の絶縁膜及び前記拡散領域を順次
エツチングして前記半導体基板を露出させる工程と、前
記半導体基板及び前記容量部電極の表面に第２の絶縁膜
を形成する工程と、前記第２の絶縁膜の上に選択的にゲ
ート電極を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
の一主面に選択酸化法等により素子形成領域（図示せず
）を区画し、前記素子形成領域の表面に１５ｎｍの酸化
シリコン膜２を形成する。
の一主面に選択酸化法等により素子形成領域（図示せず
）を区画し、前記素子形成領域の表面に１５ｎｍの酸化
シリコン膜２を形成する。
次に、酸化シリコン膜２を通して前記素子形成領域にリ
ンイオン３をイオン注入してｎ型拡散領域４を形成する
。
ンイオン３をイオン注入してｎ型拡散領域４を形成する
。
次に、第１図（ｂ）に示すように、酸化シリコン膜２を
含む表面に多結晶シリコン層を堆積し、前記多結晶シリ
コン層の上にホトレジスト膜６を塗布しバターニングす
る。次に、ホトレジスト膜６をマスクとして前記多結晶
シリコン層をエツチングして容量部電極５を形成する。
含む表面に多結晶シリコン層を堆積し、前記多結晶シリ
コン層の上にホトレジスト膜６を塗布しバターニングす
る。次に、ホトレジスト膜６をマスクとして前記多結晶
シリコン層をエツチングして容量部電極５を形成する。
引続いて、再度ホトレジスト膜６をマスクとして酸化シ
リコン膜２及びｎ型拡散領域４を順次エツチングして除
去し、ｐ型シリコン基板１の表面を露出させる。
リコン膜２及びｎ型拡散領域４を順次エツチングして除
去し、ｐ型シリコン基板１の表面を露出させる。
次に、第１図（Ｃ）に示すように、熱酸化法によりｐ型
シリコン基板１及び容量部電極５の表面に４０ｎｍの厚
さのゲート酸化膜７を形成する。
シリコン基板１及び容量部電極５の表面に４０ｎｍの厚
さのゲート酸化膜７を形成する。
次に、第１図（ｄ）に示すように、ゲート酸化膜７の上
に多結晶シリコン層を堆積して、これを選択的にエツチ
ングし、一部が容量部電極５の上に延在するゲート電極
８を形成する。
に多結晶シリコン層を堆積して、これを選択的にエツチ
ングし、一部が容量部電極５の上に延在するゲート電極
８を形成する。
次に、第１図（ｅ）に示すように、容量部電極５及びゲ
ート電極８をマスクとしてヒ素イオンを注入し前記素子
形成領域にｎ型拡散領域９を形成する。次に、ゲート電
極８を含む表面に層間絶縁膜１０を堆積し、層間絶縁膜
１０にｎ型拡散領域９のコンタクト用開口部を設ける。
ート電極８をマスクとしてヒ素イオンを注入し前記素子
形成領域にｎ型拡散領域９を形成する。次に、ゲート電
極８を含む表面に層間絶縁膜１０を堆積し、層間絶縁膜
１０にｎ型拡散領域９のコンタクト用開口部を設ける。
次に、前記開口部を含む表面にアルミニウム層を堆積し
、これを選択的にエツチングしてｎ型拡散領域つとコン
タクトし且つ層間絶縁膜１０の上に延在する配線１１を
設ける。
、これを選択的にエツチングしてｎ型拡散領域つとコン
タクトし且つ層間絶縁膜１０の上に延在する配線１１を
設ける。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
第２図（ａ）に示すように、第１の実施例と同様にして
ｎ型拡散領域４を設け、酸化シリコン膜２の上に多結晶
シリコン層を堆積し、前記多結晶シリコン層の上に選択
的に設けたホトレジスト膜６をマスクとして前記多結晶
シリコン層をエツチングし、容量器電極５を形成する。
ｎ型拡散領域４を設け、酸化シリコン膜２の上に多結晶
シリコン層を堆積し、前記多結晶シリコン層の上に選択
的に設けたホトレジスト膜６をマスクとして前記多結晶
シリコン層をエツチングし、容量器電極５を形成する。
次に、第２図（ｂ）に示すように、ホトレジスト膜６及
び容量器電極５をマスクとして酸化シリコン膜２及びｎ
型拡散領域４を順次エツチングして除去し、ｐ型シリコ
ン基板１を露出させる。
び容量器電極５をマスクとして酸化シリコン膜２及びｎ
型拡散領域４を順次エツチングして除去し、ｐ型シリコ
ン基板１を露出させる。
次に、第２図（Ｃ）に示すように、ホトレジスト膜６を
除去し、熱酸化法によりｐ型シリコン基板１及び容量器
電極５の表面にゲート酸化膜７を形成する０次にゲート
酸化膜７の上に容量器電極５と離してゲート電極８を選
択的に設け、ゲート電極８をマスクとして前記素子形成
領域にｎ型拡散領域９を形成する。以後第１の実施例と
同様の工程を経てメモリセルを構成する。
除去し、熱酸化法によりｐ型シリコン基板１及び容量器
電極５の表面にゲート酸化膜７を形成する０次にゲート
酸化膜７の上に容量器電極５と離してゲート電極８を選
択的に設け、ゲート電極８をマスクとして前記素子形成
領域にｎ型拡散領域９を形成する。以後第１の実施例と
同様の工程を経てメモリセルを構成する。
ここで、容量器電極５は多結晶シリコン層の代りに高融
点金属硅化物層又は、多結晶シリコン層と高融点金属硅
化物層との積層を用いても良い。
点金属硅化物層又は、多結晶シリコン層と高融点金属硅
化物層との積層を用いても良い。
以上説明したように本発明は、不純物を導入して形成し
た素子形成領域の容量部の拡散領域と、絶縁膜上に拡散
領域と対応して設けた容量器電極とを１回のホトリソグ
ラフィ工程で形成することにより、工程を簡略化させる
事ができるという効果を有する。また、容量器電極と拡
散領域が自己整合的に形成できるので、目合せマージン
を必要とせず、製造工程が短かく、高集積化が可能な半
導体装置の製造方法を実現できるという効果がある。
た素子形成領域の容量部の拡散領域と、絶縁膜上に拡散
領域と対応して設けた容量器電極とを１回のホトリソグ
ラフィ工程で形成することにより、工程を簡略化させる
事ができるという効果を有する。また、容量器電極と拡
散領域が自己整合的に形成できるので、目合せマージン
を必要とせず、製造工程が短かく、高集積化が可能な半
導体装置の製造方法を実現できるという効果がある。
第１図（ａ）〜（ｅ）及び第２図（ａ）〜（Ｃ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第一３図＜ａ）〜（ｅ）は
従来の半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・酸化シリコン膜、
３・・・リンイオン、４・・・ｎ型拡散領域、５・・・
容量器電極、６・・・ホトレジスト膜、７・・・ゲート
酸化膜、８・・・ゲート電極、９・・・ｎ型拡散領域、
１０・・・層間絶縁膜、１１・・・配線、１２・・・ホ
トレジスト膜。
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第一３図＜ａ）〜（ｅ）は
従来の半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １・・・ｐ型シリコン基板、２・・・酸化シリコン膜、
３・・・リンイオン、４・・・ｎ型拡散領域、５・・・
容量器電極、６・・・ホトレジスト膜、７・・・ゲート
酸化膜、８・・・ゲート電極、９・・・ｎ型拡散領域、
１０・・・層間絶縁膜、１１・・・配線、１２・・・ホ
トレジスト膜。
Claims (1)
- 一導電型の半導体基板の一主面に第１の絶縁膜を形成す
る工程と、イオン注入法により前記半導体基板の表面に
一導電型又は逆導電型の拡散領域を形成する工程と、前
記第１の絶縁膜上に容量部電極を選択的に設ける工程と
、前記容量部電極をマスクとして前記第１の絶縁膜及び
前記拡散領域を順次エッチングして前記半導体基板を露
出させる工程と、前記半導体基板及び前記容量部電極の
表面に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜の上に選択的にゲート電極を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110990A JPH01280352A (ja) | 1988-05-06 | 1988-05-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110990A JPH01280352A (ja) | 1988-05-06 | 1988-05-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01280352A true JPH01280352A (ja) | 1989-11-10 |
Family
ID=14549605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110990A Pending JPH01280352A (ja) | 1988-05-06 | 1988-05-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01280352A (ja) |
-
1988
- 1988-05-06 JP JP63110990A patent/JPH01280352A/ja active Pending
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