JPH0220146B2 - - Google Patents
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- JPH0220146B2 JPH0220146B2 JP58185291A JP18529183A JPH0220146B2 JP H0220146 B2 JPH0220146 B2 JP H0220146B2 JP 58185291 A JP58185291 A JP 58185291A JP 18529183 A JP18529183 A JP 18529183A JP H0220146 B2 JPH0220146 B2 JP H0220146B2
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- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- substrate
- opening
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関するもので
あり、とくに配線密度の向上できる多結晶シリコ
ンを有する多層配線構造に関する。
あり、とくに配線密度の向上できる多結晶シリコ
ンを有する多層配線構造に関する。
従来例の構成とその問題点
MOS集積回路装置において、近年素子の微細
化が進み、パターン寸法はミクロンないしサブミ
クロン領域に向つている。素子の微細化には写真
食刻法による微細パターンの形成が重要な課題の
一つである。１ミクロン程度の微細なパターンも
実用化段階に近づいている。
化が進み、パターン寸法はミクロンないしサブミ
クロン領域に向つている。素子の微細化には写真
食刻法による微細パターンの形成が重要な課題の
一つである。１ミクロン程度の微細なパターンも
実用化段階に近づいている。
一方、半導体集積回路装置の高密度化に伴い、
多層構造化が進んでいる。多層構造においては各
層の重ね合わせ精度の向上が重要である。しか
し、重ね合わせ精度の向上は露光装置の機械的な
精度に依存する点が多く、これが集積度向上の大
きな妨げとなつている。
多層構造化が進んでいる。多層構造においては各
層の重ね合わせ精度の向上が重要である。しか
し、重ね合わせ精度の向上は露光装置の機械的な
精度に依存する点が多く、これが集積度向上の大
きな妨げとなつている。
以下、図面を参照しながら、上述したような従
来のシリコンゲートMOS半導体集積回路装置の
製造方法について説明する。
来のシリコンゲートMOS半導体集積回路装置の
製造方法について説明する。
第１図に従来のシリコンゲートMOS集積回路
装置の一部断面構造を示す。１はＰ型シリコン基
板、２は選択酸化法により形成された二酸化珪素
膜、３はボロンの拡散層であるチヤンネルストツ
パーであり、４はゲート絶縁膜、５は不純物ドー
プの多結晶シリコン電極、６は基板と反対導電型
を有する不純物拡散層のソース、ドレイン領域で
あり、７は二酸化珪素膜、８はアルミニウム合金
からなり、二酸化珪素膜７の開孔部９を介して、
同不純物拡散層６と導通している。このソース、
ドレイン領域６から、アルミニウム合金８により
電極を取り出すには、開孔部９を形成するために
１回写真食刻工程が必要となり、開孔部９と多結
晶シリコン電極５とは間隔をあける必要がある。
この間隔はマスク合せでの重ね合せ精度、二酸化
珪素膜７のエツチング精度に依存しており、集積
度の向上に伴つて、間隔を小さくすることが大き
な課題となる。
装置の一部断面構造を示す。１はＰ型シリコン基
板、２は選択酸化法により形成された二酸化珪素
膜、３はボロンの拡散層であるチヤンネルストツ
パーであり、４はゲート絶縁膜、５は不純物ドー
プの多結晶シリコン電極、６は基板と反対導電型
を有する不純物拡散層のソース、ドレイン領域で
あり、７は二酸化珪素膜、８はアルミニウム合金
からなり、二酸化珪素膜７の開孔部９を介して、
同不純物拡散層６と導通している。このソース、
ドレイン領域６から、アルミニウム合金８により
電極を取り出すには、開孔部９を形成するために
１回写真食刻工程が必要となり、開孔部９と多結
晶シリコン電極５とは間隔をあける必要がある。
この間隔はマスク合せでの重ね合せ精度、二酸化
珪素膜７のエツチング精度に依存しており、集積
度の向上に伴つて、間隔を小さくすることが大き
な課題となる。
次に第１図に示したMOS集積回路装置の製造
工程順断面図を第２図に示す。第２図ａにおい
て、１はＰ型シリコン基板、２，３は選択酸化法
により形成された二酸化珪素膜、ボロン拡散層か
らなるチヤンネルストツパーである。次に第２図
ｂの如く、ゲート酸化膜４、多結晶シリコン膜５
を成長し、写真食刻法によりゲート電極パターン
を作る。次に砒素により、N+拡散領域６を形成
する。次に第２図ｃの如く、二酸化珪素膜７を堆
積し、次に第２図ｄの如く、写真食刻法により開
孔部９を設ける。これには、例えば紫外光を用い
た縮小投影露光を行つた場合、開孔の大きさＡを
1.5ミクロンとすると、開孔部９と多結晶シリコ
ン電極５の間隔Ｂは、重ね合せ精度を考慮し、少
くとも２ミクロン以上必要である。次に、開孔部
より、N+拡散領域６と同じ導電型を有する不純
物を拡散した後、第２図ｅに示す如く、アルミニ
ウム合金８を蒸着、パターン形成し、N+拡散領
域６より電極を取り出す。これにパツシベーシヨ
ン膜１０を堆積して、第１図の構造となる。
工程順断面図を第２図に示す。第２図ａにおい
て、１はＰ型シリコン基板、２，３は選択酸化法
により形成された二酸化珪素膜、ボロン拡散層か
らなるチヤンネルストツパーである。次に第２図
ｂの如く、ゲート酸化膜４、多結晶シリコン膜５
を成長し、写真食刻法によりゲート電極パターン
を作る。次に砒素により、N+拡散領域６を形成
する。次に第２図ｃの如く、二酸化珪素膜７を堆
積し、次に第２図ｄの如く、写真食刻法により開
孔部９を設ける。これには、例えば紫外光を用い
た縮小投影露光を行つた場合、開孔の大きさＡを
1.5ミクロンとすると、開孔部９と多結晶シリコ
ン電極５の間隔Ｂは、重ね合せ精度を考慮し、少
くとも２ミクロン以上必要である。次に、開孔部
より、N+拡散領域６と同じ導電型を有する不純
物を拡散した後、第２図ｅに示す如く、アルミニ
ウム合金８を蒸着、パターン形成し、N+拡散領
域６より電極を取り出す。これにパツシベーシヨ
ン膜１０を堆積して、第１図の構造となる。
以上のような従来方法では、第２図ｄの如く、
縮小投影露光装置を用いても、重ね合せずれと開
口部９を通しての不純物拡散により形成される
N+拡散領域の横方向の広がりが約１ミクロンあ
り、これらを考慮すればＢは２ミクロン程度必要
である。すなわち、パターン寸法の方は、１ミク
ロン近くの窓の開孔まで縮小可能であるが、重ね
合せ精度の向上が追随しないため、集積度の大幅
な向上が達成できない。
縮小投影露光装置を用いても、重ね合せずれと開
口部９を通しての不純物拡散により形成される
N+拡散領域の横方向の広がりが約１ミクロンあ
り、これらを考慮すればＢは２ミクロン程度必要
である。すなわち、パターン寸法の方は、１ミク
ロン近くの窓の開孔まで縮小可能であるが、重ね
合せ精度の向上が追随しないため、集積度の大幅
な向上が達成できない。
発明の目的
本発明はかかる従来方法でのMOS集積回路装
置の電極取り出しにおいて、開孔部の形成が、マ
スクの重ね合せ精度に依存することなく、自己整
合的に行われ、これにより、パターンずれなしに
電極を取り出すことを可能とし、集積回路装置の
集積度の向上を図る半導体装置の製造方法を提供
するものである。
置の電極取り出しにおいて、開孔部の形成が、マ
スクの重ね合せ精度に依存することなく、自己整
合的に行われ、これにより、パターンずれなしに
電極を取り出すことを可能とし、集積回路装置の
集積度の向上を図る半導体装置の製造方法を提供
するものである。
発明の構成
本発明は半導体基板に絶縁膜及び多結晶シリコ
ン層を順次堆積する工程と、前記多結晶シリコン
層を写真食刻法により所定のゲート電極又は配線
層を形成すると同時に、基板から電極を取り出す
部分に多結晶シリコン層を残置する工程と、基板
に不純物を拡散する工程と、前記基板上に層間絶
縁膜を堆積する工程と、基板から電極を取り出す
部分に残置した多結晶シリコン層上の層間絶縁膜
を写真食刻法により除去した後、層間絶縁膜をマ
スクとして残置した多結晶シリコン層を選択的に
除去する工程と、この開孔部に不純物を拡散する
工程と、導電性を有する被膜を形成し、この開孔
部にて基板に形成された不純物拡散領域と接続す
る工程からなることを特徴とする半導体装置の製
造方法である。これにより、ソース、ドレイン領
域との電極接触用開孔部とゲート電極との間隔は
マスク重ね合せ精度に依存しなくなり、このこと
によつて、高集積化が容易になる。
ン層を順次堆積する工程と、前記多結晶シリコン
層を写真食刻法により所定のゲート電極又は配線
層を形成すると同時に、基板から電極を取り出す
部分に多結晶シリコン層を残置する工程と、基板
に不純物を拡散する工程と、前記基板上に層間絶
縁膜を堆積する工程と、基板から電極を取り出す
部分に残置した多結晶シリコン層上の層間絶縁膜
を写真食刻法により除去した後、層間絶縁膜をマ
スクとして残置した多結晶シリコン層を選択的に
除去する工程と、この開孔部に不純物を拡散する
工程と、導電性を有する被膜を形成し、この開孔
部にて基板に形成された不純物拡散領域と接続す
る工程からなることを特徴とする半導体装置の製
造方法である。これにより、ソース、ドレイン領
域との電極接触用開孔部とゲート電極との間隔は
マスク重ね合せ精度に依存しなくなり、このこと
によつて、高集積化が容易になる。
実施例の説明
次に本発明に係る半導体装置の製造方法の一実
施例について、図面を参照しながら説明する。第
３図は本発明実施例を説明するための工程順断面
図である。第３図ａで１はＰ型シリコン基板、２
は選択酸化法により形成された二酸化珪素膜、３
はボロン拡散層からなるチヤンネルストツパーで
ある。次に第３図ｂの如くゲート酸化膜４を
40nm、多結晶シリコン膜５を400nm堆積し、リ
ンをドープする。次に第３図ｃの如く、フオトリ
ソグラフイ工程によりゲート電極領域１１ａ、配
線（図中不記載）、及び基板に形成された拡散領
域から電極を取り出す部分１１ｂに、多結晶シリ
コン層５を残置するようにパターン形成する。こ
のパターン形成において、縮小投影露光方式を用
いると、線幅Ｃ及び間隔Ｄを、それぞれ１ミクロ
ンにすることが可能である。次に第３図ｄの如
く、基板と反対の導電型を有する不純物拡散領域
６を形成し、この上に膜厚が1.0ミクロンのリン
ケイ酸ガラス層７を堆積する。次に第３図ｅの如
く、電極取り出し用の窓１３を写真食刻法により
形成する。フオトレジスト１２を用い、レジスト
パターンの窓が多結晶シリコン層５′に重なるよ
うにする。多結晶シリコン層５′の幅Ｃを１ミク
ロン、間隔Ｄを１ミクロンとした構造について、
この部分を拡大図第３図e′で説明する。レジスト
１２の窓幅を２ミクロンとすることにより多結晶
シリコン層５′に対して重ね合せ余裕は左右に各
0.5ミクロンとなる。リンケイ酸ガラス層７は、
第３図ｅで示したように多結晶シリコン膜５，
５′の側壁を被覆するように形成されるため、溝
幅は0.1ミクロン以下の非常に狭いスリツト状と
なる。したがつて、多結晶シリコン間の溝部Ｅ
は、狭小で深い溝となるためレジストが残存し埋
まる。この状態で残存レジストとともに多結晶シ
リコン層５′上のリンケイ酸ガラス層７をエツチ
ングすると、第３図ｆのように、ゲート電極用多
結晶シリコン層５の側面のリンケイ酸ガラス層を
残すことができる。次に第３図ｇの如く、リンケ
イ酸ガラス層７をマスクとして、多結晶シリコン
層５′を選択的にエツチング除去し、続いて絶縁
膜４′をエツチングし、電極接続用開孔部１４を
形成する。次にホスフイン雰囲気で開孔部１４よ
り不純物拡散すると同時に、リンケイ酸ガラス層
７をフローし、開孔部１４の周辺を滑らかにす
る。次に第３図ｈの如く、アルミニウム配線８を
形成し、パツシベーシヨン膜１０を堆積する。
施例について、図面を参照しながら説明する。第
３図は本発明実施例を説明するための工程順断面
図である。第３図ａで１はＰ型シリコン基板、２
は選択酸化法により形成された二酸化珪素膜、３
はボロン拡散層からなるチヤンネルストツパーで
ある。次に第３図ｂの如くゲート酸化膜４を
40nm、多結晶シリコン膜５を400nm堆積し、リ
ンをドープする。次に第３図ｃの如く、フオトリ
ソグラフイ工程によりゲート電極領域１１ａ、配
線（図中不記載）、及び基板に形成された拡散領
域から電極を取り出す部分１１ｂに、多結晶シリ
コン層５を残置するようにパターン形成する。こ
のパターン形成において、縮小投影露光方式を用
いると、線幅Ｃ及び間隔Ｄを、それぞれ１ミクロ
ンにすることが可能である。次に第３図ｄの如
く、基板と反対の導電型を有する不純物拡散領域
６を形成し、この上に膜厚が1.0ミクロンのリン
ケイ酸ガラス層７を堆積する。次に第３図ｅの如
く、電極取り出し用の窓１３を写真食刻法により
形成する。フオトレジスト１２を用い、レジスト
パターンの窓が多結晶シリコン層５′に重なるよ
うにする。多結晶シリコン層５′の幅Ｃを１ミク
ロン、間隔Ｄを１ミクロンとした構造について、
この部分を拡大図第３図e′で説明する。レジスト
１２の窓幅を２ミクロンとすることにより多結晶
シリコン層５′に対して重ね合せ余裕は左右に各
0.5ミクロンとなる。リンケイ酸ガラス層７は、
第３図ｅで示したように多結晶シリコン膜５，
５′の側壁を被覆するように形成されるため、溝
幅は0.1ミクロン以下の非常に狭いスリツト状と
なる。したがつて、多結晶シリコン間の溝部Ｅ
は、狭小で深い溝となるためレジストが残存し埋
まる。この状態で残存レジストとともに多結晶シ
リコン層５′上のリンケイ酸ガラス層７をエツチ
ングすると、第３図ｆのように、ゲート電極用多
結晶シリコン層５の側面のリンケイ酸ガラス層を
残すことができる。次に第３図ｇの如く、リンケ
イ酸ガラス層７をマスクとして、多結晶シリコン
層５′を選択的にエツチング除去し、続いて絶縁
膜４′をエツチングし、電極接続用開孔部１４を
形成する。次にホスフイン雰囲気で開孔部１４よ
り不純物拡散すると同時に、リンケイ酸ガラス層
７をフローし、開孔部１４の周辺を滑らかにす
る。次に第３図ｈの如く、アルミニウム配線８を
形成し、パツシベーシヨン膜１０を堆積する。
また、配線８を導電性を有する第２層多結晶シ
リコン層で形成する場合、開孔部１４の形成後、
第２層多結晶シリコン層を堆積し、これにリンを
ドープすることによつても接続可能である。
リコン層で形成する場合、開孔部１４の形成後、
第２層多結晶シリコン層を堆積し、これにリンを
ドープすることによつても接続可能である。
基板に形成された不純物拡散領域に形成する開
孔部とゲート電極との間隔は、多結晶シリコン層
５のパターン形成によつて決まり、この部分はリ
ンケイ酸ガラス層などによる層間絶縁膜で分離さ
れる。すなわち、開口部形成の過程では、本実施
例の場合、0.5ミクロンのマスク合せずれが発生
しても、開口部１４の底部とゲート電極となる多
結晶シリコン層５との間隔を第３図ｅで示したＤ
に保つことができる。したがつて、開口部１４か
ら不純物を拡散しても横方向の広がりが１ミクロ
ン以内であるため素子の特性に影響が及ぶことは
ない。
孔部とゲート電極との間隔は、多結晶シリコン層
５のパターン形成によつて決まり、この部分はリ
ンケイ酸ガラス層などによる層間絶縁膜で分離さ
れる。すなわち、開口部形成の過程では、本実施
例の場合、0.5ミクロンのマスク合せずれが発生
しても、開口部１４の底部とゲート電極となる多
結晶シリコン層５との間隔を第３図ｅで示したＤ
に保つことができる。したがつて、開口部１４か
ら不純物を拡散しても横方向の広がりが１ミクロ
ン以内であるため素子の特性に影響が及ぶことは
ない。
本実施例では、ゲート電極となる多結晶シリコ
ン層５の端とレジストマスク１２の開口部の間隔
が0.5ミクロンであるため、0.5ミクロン以内のず
れの範囲内では合せずれの影響は全くない。
ン層５の端とレジストマスク１２の開口部の間隔
が0.5ミクロンであるため、0.5ミクロン以内のず
れの範囲内では合せずれの影響は全くない。
なお、本実施例では、多結晶シリコン層５と
５′の間隔を１ミクロンまで縮小したが、従来例
で示したように、開口の大きさＡを1.5ミクロン、
間隔Ｂを２ミクロンに設定した場合、本発明の方
法によれば1.5ミクロン近傍までの合せずれに対
して影響を受けることがない。
５′の間隔を１ミクロンまで縮小したが、従来例
で示したように、開口の大きさＡを1.5ミクロン、
間隔Ｂを２ミクロンに設定した場合、本発明の方
法によれば1.5ミクロン近傍までの合せずれに対
して影響を受けることがない。
以上のように、本発明によれば、開口部形成の
過程におけるマスク合せ精度の依存性が小さい方
法が実現される。
過程におけるマスク合せ精度の依存性が小さい方
法が実現される。
発明の効果
以上のように本発明によれば基板への開孔部の
形成が、多結晶シリコン層へのマスクの重ね合せ
精度に依存することなく、自己整合的に多結晶シ
リコン層と分離絶縁され、電極層を形成すること
が可能となり、集積回路装置の集積度の向上を図
ることができる。
形成が、多結晶シリコン層へのマスクの重ね合せ
精度に依存することなく、自己整合的に多結晶シ
リコン層と分離絶縁され、電極層を形成すること
が可能となり、集積回路装置の集積度の向上を図
ることができる。
第１図は従来のMOS型装置の構造を示す断面
図、第２図ａ〜ｅはその製造工程順断面図、第３
図ａ〜ｈは本発明にかかるMOS型装置の製造工
程順断面図である。 ５……多結晶シリコン層、６……ソース・ドレ
ーン領域、７……リンケイ酸ガラス層、８……ア
ルミニウム合金、１４……電極接続用開孔部。
図、第２図ａ〜ｅはその製造工程順断面図、第３
図ａ〜ｈは本発明にかかるMOS型装置の製造工
程順断面図である。 ５……多結晶シリコン層、６……ソース・ドレ
ーン領域、７……リンケイ酸ガラス層、８……ア
ルミニウム合金、１４……電極接続用開孔部。
Claims (1)
- １ 所定半導体基板に絶縁膜及び多結晶シリコン
層を順次堆積する工程と、前記多結晶シリコン層
を写真食刻法により所定のゲート電極又は配線層
に成形すると同時に、前記基板から電極を取り出
す部分に前記多結晶シリコン層を残置する工程
と、前記基板にセルフアライン法によつて不純物
を拡散する工程と、前記基板上に層間絶縁膜を堆
積する工程と、前記基板から電極を取り出す部分
に残置した前記多結晶シリコン層上の層間絶縁膜
を写真食刻法により除去した後、前記層間絶縁膜
をマスクとして残置した前記多結晶シリコン層を
選択的に除去して開口部を形成する工程と、前記
開孔部を通して半導体基板内に不純物を拡散する
工程と、導電性を有する被膜を形成し、前記開孔
部において前記基板内に形成された不純物拡散領
域と接続する工程とをそなえた半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185291A JPS6076144A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
| US06/655,672 US4610076A (en) | 1983-10-03 | 1984-09-28 | Method of manufacturing an insulated gate field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185291A JPS6076144A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076144A JPS6076144A (ja) | 1985-04-30 |
| JPH0220146B2 true JPH0220146B2 (ja) | 1990-05-08 |
Family
ID=16168281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185291A Granted JPS6076144A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4610076A (ja) |
| JP (1) | JPS6076144A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6162668A (en) * | 1996-03-07 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a lightly doped contact impurity region surrounding a highly doped contact impurity region |
| DE102013222924A1 (de) | 2013-11-11 | 2015-05-28 | Hellermann Tyton Gmbh | Portables Kabelbindewerkzeug |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4266985A (en) * | 1979-05-18 | 1981-05-12 | Fujitsu Limited | Process for producing a semiconductor device including an ion implantation step in combination with direct thermal nitridation of the silicon substrate |
| JPS56134757A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Complementary type mos semiconductor device and its manufacture |
| US4345265A (en) * | 1980-04-14 | 1982-08-17 | Supertex, Inc. | MOS Power transistor with improved high-voltage capability |
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
| JPS57126147A (en) * | 1981-01-28 | 1982-08-05 | Fujitsu Ltd | Manufacture of semiconductor device |
| US4443931A (en) * | 1982-06-28 | 1984-04-24 | General Electric Company | Method of fabricating a semiconductor device with a base region having a deep portion |
| US4397887A (en) * | 1982-08-18 | 1983-08-09 | National Semiconductor Corporation | Postponed ROM programming |
| US4498224A (en) * | 1982-12-23 | 1985-02-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of manufacturing a MOSFET using accelerated ions to form an amorphous region |
-
1983
- 1983-10-03 JP JP58185291A patent/JPS6076144A/ja active Granted
-
1984
- 1984-09-28 US US06/655,672 patent/US4610076A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4610076A (en) | 1986-09-09 |
| JPS6076144A (ja) | 1985-04-30 |
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