JPH01280848A - メモリアクセス制御方法 - Google Patents
メモリアクセス制御方法Info
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- JPH01280848A JPH01280848A JP63110225A JP11022588A JPH01280848A JP H01280848 A JPH01280848 A JP H01280848A JP 63110225 A JP63110225 A JP 63110225A JP 11022588 A JP11022588 A JP 11022588A JP H01280848 A JPH01280848 A JP H01280848A
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- G—PHYSICS
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- G06F7/10—Selecting, i.e. obtaining data of one kind from those record carriers which are identifiable by data of a second kind from a mass of ordered or randomly- distributed record carriers
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 ■乃至複数個のアクセス発生装置と１乃至複数個の主記
憶装置（１肋が１台の記憶部側ｉｎ装置にのみ接続され
る系を複数個含み、各系間は上記記憶部制御装置間での
み信号の授受を行い、各記憶部制御装置は同一アクセス
発生装置からの連続したアクセスを他系の上記記憶部制
御装置に送出する手段と、該アクセスの順序制御を行う
必要があることを検出する手段と、他系記せ部制御装置
からのアクセス要求を保持する複数個のレジスタと、該
レジスタに設定されたアクセスを主記憶装置（ＭＥＭ）
へ送出する為のアクセス選択回路とを具備したシステム
におけるメモリアクセス制御方式に関し、 あるアクセス発生装置からのアクセスが他系の記憶部制
御装置に接続されている主記憶装置（ＭＩｌ！Ｍ）をア
クセスする際のアクセス速度を高速化することを目的と
し、 あるアクセス発生装置からの連続アクセスで、後続のア
クセスが先行アクセスとの間で順序制御が必要なことが
上記検出手段で検出されたとき、該アクセスを上記他系
記憶部制御装置へ送出する際、上記検出手段からの順序
制御信号（Ｗ）を同時に送出し、受信側の記憶部制御装
置では、上記アクセスと同一のアクセス発生装置からの
先行アクセスが上記レジスタに存在する間は、上記後続
アクセスに付随する順序制御信号（匈）を保持し、上記
順序制御方式律）を持った上記後続アクセスを上記アク
セス選択回路へ入力することを抑止するように構成する
。
るための手段 作用 実施例 発明の効果 〔概要〕 ■乃至複数個のアクセス発生装置と１乃至複数個の主記
憶装置（１肋が１台の記憶部側ｉｎ装置にのみ接続され
る系を複数個含み、各系間は上記記憶部制御装置間での
み信号の授受を行い、各記憶部制御装置は同一アクセス
発生装置からの連続したアクセスを他系の上記記憶部制
御装置に送出する手段と、該アクセスの順序制御を行う
必要があることを検出する手段と、他系記せ部制御装置
からのアクセス要求を保持する複数個のレジスタと、該
レジスタに設定されたアクセスを主記憶装置（ＭＥＭ）
へ送出する為のアクセス選択回路とを具備したシステム
におけるメモリアクセス制御方式に関し、 あるアクセス発生装置からのアクセスが他系の記憶部制
御装置に接続されている主記憶装置（ＭＩｌ！Ｍ）をア
クセスする際のアクセス速度を高速化することを目的と
し、 あるアクセス発生装置からの連続アクセスで、後続のア
クセスが先行アクセスとの間で順序制御が必要なことが
上記検出手段で検出されたとき、該アクセスを上記他系
記憶部制御装置へ送出する際、上記検出手段からの順序
制御信号（Ｗ）を同時に送出し、受信側の記憶部制御装
置では、上記アクセスと同一のアクセス発生装置からの
先行アクセスが上記レジスタに存在する間は、上記後続
アクセスに付随する順序制御信号（匈）を保持し、上記
順序制御方式律）を持った上記後続アクセスを上記アク
セス選択回路へ入力することを抑止するように構成する
。
本発明は、１台の記憶部制御装置にのみ接続された処理
装置と主記憶装置（ＭＵＭ）とからなる系を複数個有す
るシステムにおける系間のメモリアクセス制御方式に関
する。
装置と主記憶装置（ＭＵＭ）とからなる系を複数個有す
るシステムにおける系間のメモリアクセス制御方式に関
する。
近年、計算機システムでの処理能力の向上が要求されて
いるが、１台の中央処理装置（ＣＰＵ）での処理能力の
向上が鈍化している動向にある為、システム内の中央処
理装置（ＣＰＵ）の数を増して、システムとしての処理
能力を向上させる方式が考えられている。
いるが、１台の中央処理装置（ＣＰＵ）での処理能力の
向上が鈍化している動向にある為、システム内の中央処
理装置（ＣＰＵ）の数を増して、システムとしての処理
能力を向上させる方式が考えられている。
然し、このようなシステムにおいては、各処理装置で共
通に使用される主記憶装置（旺旧へのアクセス速度が問
題になる。
通に使用される主記憶装置（旺旧へのアクセス速度が問
題になる。
１台の記憶部制御装置にのみ接続された処理装置と主記
憶装置（ＭＥＭ）とからなる系を複数個有するシステム
において、該記憶部制御装置間での信号の授受により処
理装置から主記憶装置（ＭＥＭ）へのアクセスの伝達を
行うシステムでは、他系から複数個のアクセスがあった
場合、該アクセスの処理装置単位での順序制御を行おう
とすると、該順序制御の為のハードウェアが増大する問
題があり、簡単なハードウェアで高速アクセスができる
順序制御方式が必要とされる。
憶装置（ＭＥＭ）とからなる系を複数個有するシステム
において、該記憶部制御装置間での信号の授受により処
理装置から主記憶装置（ＭＥＭ）へのアクセスの伝達を
行うシステムでは、他系から複数個のアクセスがあった
場合、該アクセスの処理装置単位での順序制御を行おう
とすると、該順序制御の為のハードウェアが増大する問
題があり、簡単なハードウェアで高速アクセスができる
順序制御方式が必要とされる。
〔従来の技術と発明が解決しようとする課題〕第２図は
従来のメモリアクセス制御方式を説明する図であって、
（ａ）はシステム構成の例を示し、（ｂ）は記憶部制御
装置の概略ブロック図を示している。
従来のメモリアクセス制御方式を説明する図であって、
（ａ）はシステム構成の例を示し、（ｂ）は記憶部制御
装置の概略ブロック図を示している。
（ａ）に示した、１台の記憶部制御装置（ＭＣＵ Ｏ。
又は１）３にのみ接続された中央処理装置（以下、ＣＰ
Ｕ Ｏ，１，又は２，３という）■と主記憶装置（以下
、ＭＥＭ Ｏ，１，又は２，３という）２とからなる系
（破線で示す）を複数個有するシステムにおいて、該２
４１部制御装置（ＭＣＵ Ｏ，１） ３間でのアクセス
の授受を必要とするアクセス、例えば、ｃｐｕ ｏから
ＭＥＭ２へのアクセスとか、ＣＰＵ ３からＭＥＭ １
へのアクセスの場合、従来方式においては、該ｃｐｕ
ｏの記憶部制御装置（以下、ＭＣＵ ｔという）３への
アクセスは、先ず、ポート（ＰＯＰＯ） ３５に設定さ
れ、ＭＣＵｌ用アクセス選択回路３１に入力される。
Ｕ Ｏ，１，又は２，３という）■と主記憶装置（以下
、ＭＥＭ Ｏ，１，又は２，３という）２とからなる系
（破線で示す）を複数個有するシステムにおいて、該２
４１部制御装置（ＭＣＵ Ｏ，１） ３間でのアクセス
の授受を必要とするアクセス、例えば、ｃｐｕ ｏから
ＭＥＭ２へのアクセスとか、ＣＰＵ ３からＭＥＭ １
へのアクセスの場合、従来方式においては、該ｃｐｕ
ｏの記憶部制御装置（以下、ＭＣＵ ｔという）３への
アクセスは、先ず、ポート（ＰＯＰＯ） ３５に設定さ
れ、ＭＣＵｌ用アクセス選択回路３１に入力される。
ポート（ＰＯＰＯ） ３５においては、このアクセスが
他系のＭＣＵ １において処理されたことが確認される
まで、該アクセスは保持される。
他系のＭＣＵ １において処理されたことが確認される
まで、該アクセスは保持される。
ここで、ｃｒ’ｕ ｏからＭｃｌ＋ １への後続アクセ
スが入力されると、そのアクセスはボート（ＰＯＰＩ）
３５に設定され、ＭＣＵ ｌ用アクセス選択回路３１
で選択されてＭＣＵ １に送出される。
スが入力されると、そのアクセスはボート（ＰＯＰＩ）
３５に設定され、ＭＣＵ ｌ用アクセス選択回路３１
で選択されてＭＣＵ １に送出される。
通常、該アクセスが自記憶部制御′ＩＩ装置（ＭＣｔｌ
Ｏ）内のＭＥＭｏ、１へのアクセスである場合には、
順序制御検出回路（Ａ） ３３において、該ボート（Ｐ
ＯＰｏ、１）３５に設定されているアクセスがストアア
クセスか／フェッチアクセスかによって、以下のような
順序制御を行ない、ＭＥＭｏ、１用アクセス選択回路３
２に入力される。
Ｏ）内のＭＥＭｏ、１へのアクセスである場合には、
順序制御検出回路（Ａ） ３３において、該ボート（Ｐ
ＯＰｏ、１）３５に設定されているアクセスがストアア
クセスか／フェッチアクセスかによって、以下のような
順序制御を行ない、ＭＥＭｏ、１用アクセス選択回路３
２に入力される。
即ち、■ストア悼フェッチの場合はストア優先。
■フェッチ時ストアの場合はフェッチ優先、■フェッチ
時フェッチの場合は優先なし、■ストア→ストアの場合
は、先のストアを優先 このような順序制御が行われるのは、該ボート（Ｉ’Ｏ
Ｐ０．１） ３５にはＣＩ’Ｕ Ｏからのアクセスであ
ることが分かっている為である。ボー） （ＰＩＦｏ、
１） ３６についても同じである。
時フェッチの場合は優先なし、■ストア→ストアの場合
は、先のストアを優先 このような順序制御が行われるのは、該ボート（Ｉ’Ｏ
Ｐ０．１） ３５にはＣＩ’Ｕ Ｏからのアクセスであ
ることが分かっている為である。ボー） （ＰＩＦｏ、
１） ３６についても同じである。
然しながら、ＭＣＵ １に送出されるアクセスにおいて
は、例えば、ＣＩ’Ｕ０，１からのアクセスが混在する
為、ｃｐｕ ｏ、又はｌを特定することが困難であるこ
とから、従来方式においては、他系の記憶部制御装置３
からのアクセスを保持するレジスタ（以下、ＩＮ’Ｏ〜
ＲＰ３という）３４への該アクセスの設定方式に制限を
付けることで上記順序制御を行っていた。
は、例えば、ＣＩ’Ｕ０，１からのアクセスが混在する
為、ｃｐｕ ｏ、又はｌを特定することが困難であるこ
とから、従来方式においては、他系の記憶部制御装置３
からのアクセスを保持するレジスタ（以下、ＩＮ’Ｏ〜
ＲＰ３という）３４への該アクセスの設定方式に制限を
付けることで上記順序制御を行っていた。
即ち、ＭＣＵ ｌ内の他系の記憶部制御装置、例えば、
ＭＣＵ Ｏからのアクセスを設定する為のレジスタ（Ｒ
ＰＯ−ＲＰ３） ３４へのアクセスの設定は、先行する
同一アクセス発生装置からのアクセスが設定されている
レジスタ３４より若番には設定せず、自分のレジスタ番
号より若番のレジスタに同一アクセス発生装置からのア
クセスが存在する場合には、該アクセスのＭＥＭ用アク
セス選択回路３２への入力をしないように制御される。
ＭＣＵ Ｏからのアクセスを設定する為のレジスタ（Ｒ
ＰＯ−ＲＰ３） ３４へのアクセスの設定は、先行する
同一アクセス発生装置からのアクセスが設定されている
レジスタ３４より若番には設定せず、自分のレジスタ番
号より若番のレジスタに同一アクセス発生装置からのア
クセスが存在する場合には、該アクセスのＭＥＭ用アク
セス選択回路３２への入力をしないように制御される。
つまり、先行アクセスがレジスタ（ＲＰ２） ３４に設
定されている場合には、レジスタ（ＲＰ２） ３４以外
には後続アクセスは設定されず、レジスタ（ＲＰ３）
３４が何らかのアクセスで使用されている場合は、例え
、レジスタ（ＲＰｏ、１） ３４が空き状態であっても
設定されない。
定されている場合には、レジスタ（ＲＰ２） ３４以外
には後続アクセスは設定されず、レジスタ（ＲＰ３）
３４が何らかのアクセスで使用されている場合は、例え
、レジスタ（ＲＰｏ、１） ３４が空き状態であっても
設定されない。
このようにして、ＭＣＵ １においては、後続アクセス
をレジスタ（１２ｒ’０−ＲＩ’３） ３４の何れかに
設定されるが、そのとき、自分のレジスタ番号より若番
のレジスタに同一装置のアクセスがある場合には、該Ｍ
ＣＩＪ １に接続されている？ＩＥＭ（２，３） ２へ
のアクセス選択回路、即ち、ＭＥＭ ２．３用アクセス
選択回路３２への入力が抑止されるように機能する。
をレジスタ（１２ｒ’０−ＲＩ’３） ３４の何れかに
設定されるが、そのとき、自分のレジスタ番号より若番
のレジスタに同一装置のアクセスがある場合には、該Ｍ
ＣＩＪ １に接続されている？ＩＥＭ（２，３） ２へ
のアクセス選択回路、即ち、ＭＥＭ ２．３用アクセス
選択回路３２への入力が抑止されるように機能する。
これは同一装置からのアクセスで、順序制御が必要なア
クセス間では、その処理順序を守らなければならないか
らである。
クセス間では、その処理順序を守らなければならないか
らである。
然しなから、このような従来方式によるメモリアクセス
制御方式では、上記他系からアクセスを保持するレジス
タ（ＲＰＯ−ＲＰ３） ３４の有効利用が図れていない
、即ち、前述のように、レジスタ（ＲＰＯ。
制御方式では、上記他系からアクセスを保持するレジス
タ（ＲＰＯ−ＲＰ３） ３４の有効利用が図れていない
、即ち、前述のように、レジスタ（ＲＰＯ。
ＲＰＩ） ３４が空き状態でも使われないケースが生じ
る問題と、該順序制御の対象が全てのアクセスに対して
行われる為、その必要のないアクセス、例えば、メモリ
からのリードアクセス間でも該順序制御が行われてしま
うという問題があった。
る問題と、該順序制御の対象が全てのアクセスに対して
行われる為、その必要のないアクセス、例えば、メモリ
からのリードアクセス間でも該順序制御が行われてしま
うという問題があった。
本発明は上記従来の欠点に鑑み、１乃至複数個のアクセ
ス発生装置と１乃至複数個の主記憶装置（ＭＥＭ）が１
台の記憶部制御装置にのみ接続される系を複数個含み、
各系間は上記記憶部制御装置間でのみ信号の授受を行い
、各記憶部制御装置は同一アクセス発生装置からの連続
したアクセスを他系の上記記憶部制御装置に送出する手
段と、該アクセスの順序制御を行う必要があることを検
出する手段と、他系記憶部制御装置からのアクセス要求
を保持する複数個のレジスタと、該レジスタに設定され
たアクセスを主記憶装置（ＭＥＭ）へ送出する為のアク
セス選択回路とを具備したシステムにおいて、他系から
アクセスを設定するレジスタの有効利用を図ると共に、
順序制御の解除されたものから順次ＭＥｌ’ｌ用アクセ
ス選択回路に入力して、系間でのメモリアクセスを高速
に行うメモリアクセス制御方式を提供することを目的と
するものである。
ス発生装置と１乃至複数個の主記憶装置（ＭＥＭ）が１
台の記憶部制御装置にのみ接続される系を複数個含み、
各系間は上記記憶部制御装置間でのみ信号の授受を行い
、各記憶部制御装置は同一アクセス発生装置からの連続
したアクセスを他系の上記記憶部制御装置に送出する手
段と、該アクセスの順序制御を行う必要があることを検
出する手段と、他系記憶部制御装置からのアクセス要求
を保持する複数個のレジスタと、該レジスタに設定され
たアクセスを主記憶装置（ＭＥＭ）へ送出する為のアク
セス選択回路とを具備したシステムにおいて、他系から
アクセスを設定するレジスタの有効利用を図ると共に、
順序制御の解除されたものから順次ＭＥｌ’ｌ用アクセ
ス選択回路に入力して、系間でのメモリアクセスを高速
に行うメモリアクセス制御方式を提供することを目的と
するものである。
上記の問題点は下記の如くに構成されたメモリアクセス
制御方式によって解決される。
制御方式によって解決される。
１乃至複数個のアクセス発生装置と１乃至複数個の主記
憶装置（ＭＵＭ）が１台の記憶部制御装置にのみ接続さ
れる系を複数個含み、各系間は上記記憶部制御装置間で
のみ信号の授受を行い、各記憶部制御装置は同一アクセ
ス発生装置からの連続したアクセスを他系の上記記憶部
制御装置に送出する手段と、該アクセスの順序制御を行
う必要があることを検出する手段と、他系記憶部制御装
置からのアクセス要求を保持する複数個のレジスタと、
該レジスタに設定されたアクセスを主記憶装置（ＭＥＭ
）へ送出する為のアクセス選択回路とを具備したシステ
ムにおいて、 あるアクセス発生装置からの連続アクセスで、後続のア
クセスが先行アクセスとの間で順序制御が必要なことが
上記検出手段で検出されたとき、該アクセスを上記他系
記憶部制御装置へ送出する際、上記検出手段からの順序
制御信号（匈）を同時に送出し、 受信側の記憶部制御装置では、上記アクセスと同一アク
セス発生装置からの先行アクセスが上記レジスタに存在
する間は、上記後続アクセスに付随する順序制御信号（
Ｗ）を保持し、上記順序制御信号（Ｗ）を持った上記後
続アクセスを上記アクセス選択回路へ入力することを抑
止するように構成する。
憶装置（ＭＵＭ）が１台の記憶部制御装置にのみ接続さ
れる系を複数個含み、各系間は上記記憶部制御装置間で
のみ信号の授受を行い、各記憶部制御装置は同一アクセ
ス発生装置からの連続したアクセスを他系の上記記憶部
制御装置に送出する手段と、該アクセスの順序制御を行
う必要があることを検出する手段と、他系記憶部制御装
置からのアクセス要求を保持する複数個のレジスタと、
該レジスタに設定されたアクセスを主記憶装置（ＭＥＭ
）へ送出する為のアクセス選択回路とを具備したシステ
ムにおいて、 あるアクセス発生装置からの連続アクセスで、後続のア
クセスが先行アクセスとの間で順序制御が必要なことが
上記検出手段で検出されたとき、該アクセスを上記他系
記憶部制御装置へ送出する際、上記検出手段からの順序
制御信号（匈）を同時に送出し、 受信側の記憶部制御装置では、上記アクセスと同一アク
セス発生装置からの先行アクセスが上記レジスタに存在
する間は、上記後続アクセスに付随する順序制御信号（
Ｗ）を保持し、上記順序制御信号（Ｗ）を持った上記後
続アクセスを上記アクセス選択回路へ入力することを抑
止するように構成する。
即ち、本発明によれば、１乃至複数個のアクセス発生装
置と１乃至複数個の主記憶装置（ＭＵＭ）が１台の記憶
部制御装置にのみ接続される系を複数個含み、各系間は
上記記憶部制御装置間でのみ信号の授受を行い、各記憶
部制御装置は同一アクセス発生装置からの連続したアク
セスを他系の上記記憶部制御装置に送出する手段と、該
アクセスの順序制御を行う必要があることを検出する手
段と。
置と１乃至複数個の主記憶装置（ＭＵＭ）が１台の記憶
部制御装置にのみ接続される系を複数個含み、各系間は
上記記憶部制御装置間でのみ信号の授受を行い、各記憶
部制御装置は同一アクセス発生装置からの連続したアク
セスを他系の上記記憶部制御装置に送出する手段と、該
アクセスの順序制御を行う必要があることを検出する手
段と。
他系記憶部制御装置からのアクセス要求を保持゛する複
数個のレジスタと、該レジスタに設定されたアクセスを
主記憶装置（ＭＵＭ）へ送出する為のアクセス選択回路
とを具備したシステムにおけるメモリアクセス制御方式
において、自系の記憶部制御装置で他系からのアクセス
を該複数個のレジスタに保持する際、該他系の記憶部制
御装置の順序制御検出回路で検出された順序制御信号（
Ｗ）を同時に該レジスタに設定し、該順序制御に関連す
る同一装置からの先行アクセスが処理された時点で、即
該順序制御信号（Ｗ）をリセットして、当該記憶部制御
装置内のＭＥＭ用アクセス選択回路への入力を行うよう
にしたものであるので、他系からのアクセスは該レジス
タが空いている限りセットされると共に、同一装置から
の先行アクセスがなくなると、即、上記ＭＥＭ用アクセ
ス選択回路に入力されて、該当主記憶装置（ＭＥＭ）に
対するアクセスの選択が行われると共に、フェッチアク
セスに対しては順序制御が行われないので、系間のメモ
リアクセスにおいても、他系からのアクセス要求を保持
するレジスタの有効利用と、効率の良いメモリアクセス
制御ができる効果がある。
数個のレジスタと、該レジスタに設定されたアクセスを
主記憶装置（ＭＵＭ）へ送出する為のアクセス選択回路
とを具備したシステムにおけるメモリアクセス制御方式
において、自系の記憶部制御装置で他系からのアクセス
を該複数個のレジスタに保持する際、該他系の記憶部制
御装置の順序制御検出回路で検出された順序制御信号（
Ｗ）を同時に該レジスタに設定し、該順序制御に関連す
る同一装置からの先行アクセスが処理された時点で、即
該順序制御信号（Ｗ）をリセットして、当該記憶部制御
装置内のＭＥＭ用アクセス選択回路への入力を行うよう
にしたものであるので、他系からのアクセスは該レジス
タが空いている限りセットされると共に、同一装置から
の先行アクセスがなくなると、即、上記ＭＥＭ用アクセ
ス選択回路に入力されて、該当主記憶装置（ＭＥＭ）に
対するアクセスの選択が行われると共に、フェッチアク
セスに対しては順序制御が行われないので、系間のメモ
リアクセスにおいても、他系からのアクセス要求を保持
するレジスタの有効利用と、効率の良いメモリアクセス
制御ができる効果がある。
以下本発明の実施例を図面によって詳述する。
第１図は本発明の一実施例を示した図であり、（ａ）は
他系からのアクセスを保持するレジスタの構成例を示し
、（ｂ）は該レジスタに設定されているＪ＋ｊｉ序制御
信号（匈）をリセットする回路例を示したもので、他系
の記憶部制御装置（ＭＣ１ｌ Ｏ，又は１）３での順序
制御検出回路（Ａ） ３３からの順序制御信号（Ｗ）を
レジスタ（ＲＰＯ〜ＲＰ３） ３４に設定し、（ｂ）図
に示した順序制御信号（Ｗ）をリセットする回路３７に
よって、該順序制御信号（Ｗ）をリセットする手段が本
発明を実施するのに必要な手段である。
他系からのアクセスを保持するレジスタの構成例を示し
、（ｂ）は該レジスタに設定されているＪ＋ｊｉ序制御
信号（匈）をリセットする回路例を示したもので、他系
の記憶部制御装置（ＭＣ１ｌ Ｏ，又は１）３での順序
制御検出回路（Ａ） ３３からの順序制御信号（Ｗ）を
レジスタ（ＲＰＯ〜ＲＰ３） ３４に設定し、（ｂ）図
に示した順序制御信号（Ｗ）をリセットする回路３７に
よって、該順序制御信号（Ｗ）をリセットする手段が本
発明を実施するのに必要な手段である。
尚、全図を通して同じ符号は同じ対象物を示している。
本発明を実施しても、系内でのアクセス動作は特に変わ
ることはないので省略し、ここでは、処理装置、例えば
、ｃｐｕ ｏからの他系のＭＥＭ ２．３へのアクセス
を例にして、本発明のメモリアクセス制御方式を説明す
る。
ることはないので省略し、ここでは、処理装置、例えば
、ｃｐｕ ｏからの他系のＭＥＭ ２．３へのアクセス
を例にして、本発明のメモリアクセス制御方式を説明す
る。
先ず、ｃｐｏ ｏからのＭＣＵ １へのアクセスは、ボ
−ｌ−ｒ’ＯＰｏ ３５に設定され、ＭＣＵ ｌ用アク
セス選択回路３１て選ばれてＭＣＵ １に送出される。
−ｌ−ｒ’ＯＰｏ ３５に設定され、ＭＣＵ ｌ用アク
セス選択回路３１て選ばれてＭＣＵ １に送出される。
ＭＣ１ｌ １では、本発明の場合、他系からのアクセス
を保持するレジスタ（ＲＰＯ−ＲＯ３） ３４の何れか
の空きレジスタに任意に設定され、Ｍｌｌ！Ｍ ２．３
用アクセス選択回路３２に入力される。
を保持するレジスタ（ＲＰＯ−ＲＯ３） ３４の何れか
の空きレジスタに任意に設定され、Ｍｌｌ！Ｍ ２．３
用アクセス選択回路３２に入力される。
上記ポー＋−ｒ’ｏｒ’ｏ ３５では、該ＭＣＵ １で
このアクセスが処理されたことが確認されるまで、該ア
クセスが保持される。
このアクセスが処理されたことが確認されるまで、該ア
クセスが保持される。
ＣＰ［Ｉ ＯからＭＣＵ １への後続アクセスが人力さ
れると、このアクセスはポー１− ＰＯＰＩ ３５に設
定され、ｈｃｕ を用アクセス選択回路３１で選択され
てＭＣＩＪｌへ送出される。
れると、このアクセスはポー１− ＰＯＰＩ ３５に設
定され、ｈｃｕ を用アクセス選択回路３１で選択され
てＭＣＩＪｌへ送出される。
このとき、ボートＰＯ１’Ｏ３５のデータと、ポートｒ
’ＯＭ ３５のデータとが順序制御検出回路（Ａ） ３
３で比較され、順序制御が必要であると順序制御信号（
Ｗ州ＡｉＴ ＦＬＡＧ）が出力され、上記アクセスと同
時に門ＣＯ１に送出され、該レジスタ（ＲＰＯ〜ｌ？０
３） ３４の何れかが空き状態であると、その何れかに
、上記アクセスと共にセットされる。
’ＯＭ ３５のデータとが順序制御検出回路（Ａ） ３
３で比較され、順序制御が必要であると順序制御信号（
Ｗ州ＡｉＴ ＦＬＡＧ）が出力され、上記アクセスと同
時に門ＣＯ１に送出され、該レジスタ（ＲＰＯ〜ｌ？０
３） ３４の何れかが空き状態であると、その何れかに
、上記アクセスと共にセットされる。
３ｉＭＣＵ ｌにおいては、該後続アクセスを受は取る
と、他のレジスタ（ＲＰＯ〜ＲＯ３） ３４に同一装置
からのアクセスが存在していないか否かが、本発明の順
序制御信号リセット回路（第１図（ｂ）参照）３７で常
にチエツクされ、上記順序制御検出回路（Ａ） ３３に
よって作成された信号（Ｗ）は、同一装置の先行アクセ
ス（装置識別子： ＲＱＴＲＩＤで示す）が、他のレ
ジスタにある間保持され、該先行アクセスが処理された
時点でリセットされるように機能する。
と、他のレジスタ（ＲＰＯ〜ＲＯ３） ３４に同一装置
からのアクセスが存在していないか否かが、本発明の順
序制御信号リセット回路（第１図（ｂ）参照）３７で常
にチエツクされ、上記順序制御検出回路（Ａ） ３３に
よって作成された信号（Ｗ）は、同一装置の先行アクセ
ス（装置識別子： ＲＱＴＲＩＤで示す）が、他のレ
ジスタにある間保持され、該先行アクセスが処理された
時点でリセットされるように機能する。
？ｃｕ １でのＭＥＭ ２．３用アクセス選択回路３２
では、上記レジスタ（ＲＰＯ〜ＲＯ３） ３４において
、上記順序制御信号（Ｗ）が入力されていて、且つ該順
序制御信号（Ｗ）が°１゛の間は、該同一装置に対する
後続アクセスの該ＭＥＭ用アクセス選択回路３２での選
択が抑止される。
では、上記レジスタ（ＲＰＯ〜ＲＯ３） ３４において
、上記順序制御信号（Ｗ）が入力されていて、且つ該順
序制御信号（Ｗ）が°１゛の間は、該同一装置に対する
後続アクセスの該ＭＥＭ用アクセス選択回路３２での選
択が抑止される。
該順序制御信号リセット回路３７の具体例を第１図（ｂ
）に示す。
）に示す。
本図から明らかなように、該レジスタ（ＲＰＯ〜ＲＯ３
）３４内に同一のアクセス装置からのアクセス要求信号
ｒ ＋ＲＰＯ−ＲＱＴＲｆＤ、 ＋ＲＰ１−ＲＱＴＲＩ
Ｄ＋−Ｊがなくなると、対応する論理積回路３７１の出
力が全て０“になることで、対応する論理和回路３７０
が付勢され、ｒ＋ＲＰｏ−Ｗ−ＲＥＳＥＴ、＋ＲＰ１−
匈−ＲＥＳＥＴ、−・」が出力されて、上記レジスタ（
ＲＰＯ〜ＲＯ３） ３４にセット（第１図（ａ）参照）
されている順序制御信号（Ｗ）がリセットされることに
より、該リセットされたレジスタ（ＲＰＯ−ＲＯ３）
３４がＭＥＭ ２．３用アクセス選択回ｒｒ？ｉ３２に
入力されるように機能する。尚、上記論理相同１ ３１
ｏニ入力されテイルｒ−ＲＰＯ−Ｖ、−ＲＰＩ−Ｖ。
）３４内に同一のアクセス装置からのアクセス要求信号
ｒ ＋ＲＰＯ−ＲＱＴＲｆＤ、 ＋ＲＰ１−ＲＱＴＲＩ
Ｄ＋−Ｊがなくなると、対応する論理積回路３７１の出
力が全て０“になることで、対応する論理和回路３７０
が付勢され、ｒ＋ＲＰｏ−Ｗ−ＲＥＳＥＴ、＋ＲＰ１−
匈−ＲＥＳＥＴ、−・」が出力されて、上記レジスタ（
ＲＰＯ〜ＲＯ３） ３４にセット（第１図（ａ）参照）
されている順序制御信号（Ｗ）がリセットされることに
より、該リセットされたレジスタ（ＲＰＯ−ＲＯ３）
３４がＭＥＭ ２．３用アクセス選択回ｒｒ？ｉ３２に
入力されるように機能する。尚、上記論理相同１ ３１
ｏニ入力されテイルｒ−ＲＰＯ−Ｖ、−ＲＰＩ−Ｖ。
−」なるバリッド信号は、他系からのアクセスによって
、当該レジスタ（Ｒｒ’Ｏ〜ＲＯ３） ３４に上記順序
制御信号（Ｗ）をセントしようとしたとき、上記順序制
御信号リセット回路３７からのリセット信号を抑止する
為の論理信号である。即ち、該レジスタ（Ｉｌｒ’Ｏ〜
Ｉ？０３） ３４に同一アクセス装置からのアクセスが
セットされていないと、上記論理和回路は１゛を出力し
、本来の順序制御信号（Ｗ）の七ソ１−を妨げるので、
該レジスタ（ＲＰＯ〜ＲＯ３） ３４に未だ他系からの
アクセスがセットされていなくて、該レジスタ（１？ｒ
’０−ＲＯ３） ３４が有効でないという条件（Ｗ１’
１ＰＯ−Ｖ）で、該論理和回路３７０を抑止し、該レジ
スタ（１？Ｉ’Ｏ〜Ｉ？０３） ３４へのアクセスのセ
ントを優先させるようる機能させるものである。
、当該レジスタ（Ｒｒ’Ｏ〜ＲＯ３） ３４に上記順序
制御信号（Ｗ）をセントしようとしたとき、上記順序制
御信号リセット回路３７からのリセット信号を抑止する
為の論理信号である。即ち、該レジスタ（Ｉｌｒ’Ｏ〜
Ｉ？０３） ３４に同一アクセス装置からのアクセスが
セットされていないと、上記論理和回路は１゛を出力し
、本来の順序制御信号（Ｗ）の七ソ１−を妨げるので、
該レジスタ（ＲＰＯ〜ＲＯ３） ３４に未だ他系からの
アクセスがセットされていなくて、該レジスタ（１？ｒ
’０−ＲＯ３） ３４が有効でないという条件（Ｗ１’
１ＰＯ−Ｖ）で、該論理和回路３７０を抑止し、該レジ
スタ（１？Ｉ’Ｏ〜Ｉ？０３） ３４へのアクセスのセ
ントを優先させるようる機能させるものである。
このようにして、読み出しアクセス間においては、上記
順序制御信号（Ｗ）が作成されず、又、他系のアクセス
を保持するレジスタも自由に使用できるようる機能する
ので、効率の良い、他系へのメモリアクセスができるよ
うになる。
順序制御信号（Ｗ）が作成されず、又、他系のアクセス
を保持するレジスタも自由に使用できるようる機能する
ので、効率の良い、他系へのメモリアクセスができるよ
うになる。
このように、本発明は、１台の記憶部制御装置（ＭＣＵ
）にのみ接続されている処理装置（アクセス発生装置）
と、主記憶装置（ＭＥＭ）とからなる系を複数個有する
システムにおいて、他系からのアクセスを保持する複数
個のレジスタ（ＲＰＯ〜Ｒ０３）の内の空きレジスタに
、該他系からのアクセスを自由にセットし、ＭＥＭ用ア
クセス選択回路で選択して該当の主記憶装置（ＭＥＭ）
をアクセスする際、該他系の記憶部制御装置（ＭＣＵ）
内の順序制御検出回路（Ａ）で検出した順序制御信号（
いをも同時にセットしておいて、該レジスタ（ＲＰＯ〜
ＲＯ３）間に同−装置からの先行アクセスの有無を常時
チエツクして、該先行の同一装置からのアクセスが存在
する間は、後続のアクセスの上記ＭＥＭ用アクセス選択
回路への入力を禁止し、該先行の同一装置からのアクセ
スが処理されて無くなり次第、即該後続のアクセスを上
記ＭＥＭアクセス選択回路に入力するようにして、系間
のメモリアクセスを高速に行えるようにした所に特徴が
ある。
）にのみ接続されている処理装置（アクセス発生装置）
と、主記憶装置（ＭＥＭ）とからなる系を複数個有する
システムにおいて、他系からのアクセスを保持する複数
個のレジスタ（ＲＰＯ〜Ｒ０３）の内の空きレジスタに
、該他系からのアクセスを自由にセットし、ＭＥＭ用ア
クセス選択回路で選択して該当の主記憶装置（ＭＥＭ）
をアクセスする際、該他系の記憶部制御装置（ＭＣＵ）
内の順序制御検出回路（Ａ）で検出した順序制御信号（
いをも同時にセットしておいて、該レジスタ（ＲＰＯ〜
ＲＯ３）間に同−装置からの先行アクセスの有無を常時
チエツクして、該先行の同一装置からのアクセスが存在
する間は、後続のアクセスの上記ＭＥＭ用アクセス選択
回路への入力を禁止し、該先行の同一装置からのアクセ
スが処理されて無くなり次第、即該後続のアクセスを上
記ＭＥＭアクセス選択回路に入力するようにして、系間
のメモリアクセスを高速に行えるようにした所に特徴が
ある。
以上、詳細に説明したように、本発明のメモリアクセス
制御方式は、■乃至複数個のアクセス発生装置と１乃至
複数個の主記憶装置（ＭＥＭ）が１台の記憶部制御装置
にのみ接続される系を複数個含み、各系間は上記記憶部
制御装置間でのみ信号の授受を行い、各記憶部制御装置
は同一アクセス発生装置からの連続したアクセスを他系
の上記記憶部制御装置に送出する手段と、該アクセスの
順序制御を行う必要があることを検出する手段と、他系
記憶部制御装置からのアクセス要求を保持する複数個の
レジスタと、該レジスタに設定されたアクセスを主記憶
装置（ＭＥＭ）へ送出する為のアクセス選択回路とを具
備したシステムにおいて、あるアクセス発生装置からの
連続アクセスで、後続のアクセスが先行アクセスとの間
で順序制御が必要なことが上記検出手段で検出されたと
き、該アクセスを上記他系記憶部制御装置へ送出する際
、上記検出手段からの順序制御信号（Ｗ）を同時に送出
し、受信側の記憶部制御装置では、上記アクセス要求一
のアクセス発生装置からの先行アクセスが上記レジスタ
に存在する間は、上記後続アクセスに付随する順序制御
信号（Ｗ）を保持し、上記順序制御信号（Ｗ）を持った
上記後続アクセスを上記アクセス選択回路へ入力するこ
とを抑止するようにしたものであるので、他系からのア
クセスは該レジスタが空いている限りセットされると共
に、同一装置からの先行アクセスがなくなると、即アク
セス選択回路に入力されて、該当メモリに対するアクセ
スの選択が行われると共に、フェッチアクセスに対して
は順序制御が行われないので、系間のメモリアクセスに
おいても、他系からのアクセス要求を保持するレジスタ
の有効利用と、効率の良いメモリアクセス制御ができる
効果がある。
制御方式は、■乃至複数個のアクセス発生装置と１乃至
複数個の主記憶装置（ＭＥＭ）が１台の記憶部制御装置
にのみ接続される系を複数個含み、各系間は上記記憶部
制御装置間でのみ信号の授受を行い、各記憶部制御装置
は同一アクセス発生装置からの連続したアクセスを他系
の上記記憶部制御装置に送出する手段と、該アクセスの
順序制御を行う必要があることを検出する手段と、他系
記憶部制御装置からのアクセス要求を保持する複数個の
レジスタと、該レジスタに設定されたアクセスを主記憶
装置（ＭＥＭ）へ送出する為のアクセス選択回路とを具
備したシステムにおいて、あるアクセス発生装置からの
連続アクセスで、後続のアクセスが先行アクセスとの間
で順序制御が必要なことが上記検出手段で検出されたと
き、該アクセスを上記他系記憶部制御装置へ送出する際
、上記検出手段からの順序制御信号（Ｗ）を同時に送出
し、受信側の記憶部制御装置では、上記アクセス要求一
のアクセス発生装置からの先行アクセスが上記レジスタ
に存在する間は、上記後続アクセスに付随する順序制御
信号（Ｗ）を保持し、上記順序制御信号（Ｗ）を持った
上記後続アクセスを上記アクセス選択回路へ入力するこ
とを抑止するようにしたものであるので、他系からのア
クセスは該レジスタが空いている限りセットされると共
に、同一装置からの先行アクセスがなくなると、即アク
セス選択回路に入力されて、該当メモリに対するアクセ
スの選択が行われると共に、フェッチアクセスに対して
は順序制御が行われないので、系間のメモリアクセスに
おいても、他系からのアクセス要求を保持するレジスタ
の有効利用と、効率の良いメモリアクセス制御ができる
効果がある。
第１図は本発明の一実施例を示した図。
第２図は従来のメモリアクセス制御方式を説明する図。
である。
図面において、
■はアクセス発生装置、又は処理装置、又は中央処理装
置（ＣＰＵ Ｑ〜３）。 ２は主記憶装置（ＭＥＭ Ｏ〜３））。 ３は記憶部制御装置（ＭＣＵ ０．１）。 ３１はＭＣＵ ｌ用アクセス選択回路、又はＭＣＵ Ｏ
用アクセス選択回路。 ３２はＭＥＭｏ、１用アクセス選択回路、又はＭＥＭ
２，３用アクセス選択回路、又は単にＭＥＭ用アクセス
選択回路。 ３３は順序制御検出回路（Ａ）。 ３４は他系からのアクセスを保持するレジスタ、又は単
にレジスタ（Ｒｒ’Ｏ〜ＲＰ３） 。 ３５はボート（ＰＯＰＯ，ＰＯＰＩ） 。 ３６はポート（ＰＩＰＯ，ｒ’１Ｐ１） 。 讐は順序制御信号、 ＲＱＴＲＩＤは装置識別子Ｖ
は有効信号（バリッド信号）。 ＋ＲＰＯ−Ｗ−ＲＥＳＥＴ、−・−はレジスタ（ＲＰＯ
，−） ３４の順序制御信号（Ｗ）リセット信号。 をそれぞれ示す。 ・／Ｐ発口月の一実訝＠、ｐＦ゛Ｊλ示しＥ二図半 １
図 （゛イ９Ｉ） （ａ） 絣東のヌ七すア２セス萱］ＩＪｌ方氏と誂明町るＱ牛
２１￥３（’ぞの１ン
置（ＣＰＵ Ｑ〜３）。 ２は主記憶装置（ＭＥＭ Ｏ〜３））。 ３は記憶部制御装置（ＭＣＵ ０．１）。 ３１はＭＣＵ ｌ用アクセス選択回路、又はＭＣＵ Ｏ
用アクセス選択回路。 ３２はＭＥＭｏ、１用アクセス選択回路、又はＭＥＭ
２，３用アクセス選択回路、又は単にＭＥＭ用アクセス
選択回路。 ３３は順序制御検出回路（Ａ）。 ３４は他系からのアクセスを保持するレジスタ、又は単
にレジスタ（Ｒｒ’Ｏ〜ＲＰ３） 。 ３５はボート（ＰＯＰＯ，ＰＯＰＩ） 。 ３６はポート（ＰＩＰＯ，ｒ’１Ｐ１） 。 讐は順序制御信号、 ＲＱＴＲＩＤは装置識別子Ｖ
は有効信号（バリッド信号）。 ＋ＲＰＯ−Ｗ−ＲＥＳＥＴ、−・−はレジスタ（ＲＰＯ
，−） ３４の順序制御信号（Ｗ）リセット信号。 をそれぞれ示す。 ・／Ｐ発口月の一実訝＠、ｐＦ゛Ｊλ示しＥ二図半 １
図 （゛イ９Ｉ） （ａ） 絣東のヌ七すア２セス萱］ＩＪｌ方氏と誂明町るＱ牛
２１￥３（’ぞの１ン
Claims (1)
- 【特許請求の範囲】 １乃至複数個のアクセス発生装置（１）と１乃至複数個
の主記憶装置（ＭＥＭ）（２）が１台の記憶部制御装置
（３）にのみ接続される系を複数個含み、各系間は上記
記憶部制御装置（３）間でのみ信号の授受を行い、各記
憶部制御装置（３）は同一アクセス発生装置（１）から
の連続したアクセスを他系の上記記憶部制御装置（３）
に送出する手段（３１）と、該アクセスの順序制御を行
う必要があることを検出する手段（３３）と、他系記憶
部制御装置（３）からのアクセス要求を保持する複数個
のレジスタ（３４）と、該レジスタ（３４）に設定され
たアクセスを主記憶装置（ＭＥＭ）（２）へ送出する為
のアクセス選択回路（３２）とを具備したシステムにお
いて、 あるアクセス発生装置（１）からの連続アクセスで、後
続のアクセスが先行アクセスとの間で順序制御が必要な
ことが上記検出手段（３３）で検出されたとき、 該アクセスを上記他系記憶部制御装置（３）へ送出する
際、上記検出手段（３３）からの順序制御信号（Ｗ）を
同時に送出し、 受信側の記憶部制御装置（３）では、上記アクセスと同
一のアクセス発生装置（１）からの先行アクセスが上記
レジスタ（３４）に存在する間は、上記後続アクセスに
付随する順序制御信号（Ｗ）を保持し、上記順序制御信
号（Ｗ）を持った上記後続アクセスを上記アクセス選択
回路（３２）へ入力することを抑止するように制御する
ことを特徴とするメモリアクセス制御方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110225A JPH0731622B2 (ja) | 1988-05-06 | 1988-05-06 | メモリアクセス制御方法 |
| CA000598002A CA1323112C (en) | 1988-05-06 | 1989-04-27 | Data processing system with memory-access priority control |
| AU33974/89A AU602290B2 (en) | 1988-05-06 | 1989-05-03 | Data processing system with memory-access priority control |
| EP89304496A EP0341061B1 (en) | 1988-05-06 | 1989-05-04 | Data processing system with memory-access priority control |
| KR8906007A KR920003516B1 (en) | 1988-05-06 | 1989-05-04 | Data processing system with memory-access priority control |
| DE68922238T DE68922238T2 (de) | 1988-05-06 | 1989-05-04 | Datenverarbeitungssystem mit Speicherzugriffsprioritätssteuerung. |
| US07/794,844 US5218688A (en) | 1988-05-06 | 1991-11-21 | Data processing system with memory-access priority control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110225A JPH0731622B2 (ja) | 1988-05-06 | 1988-05-06 | メモリアクセス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01280848A true JPH01280848A (ja) | 1989-11-13 |
| JPH0731622B2 JPH0731622B2 (ja) | 1995-04-10 |
Family
ID=14530260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110225A Expired - Lifetime JPH0731622B2 (ja) | 1988-05-06 | 1988-05-06 | メモリアクセス制御方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0341061B1 (ja) |
| JP (1) | JPH0731622B2 (ja) |
| KR (1) | KR920003516B1 (ja) |
| AU (1) | AU602290B2 (ja) |
| CA (1) | CA1323112C (ja) |
| DE (1) | DE68922238T2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60215258A (ja) * | 1984-04-11 | 1985-10-28 | Hitachi Ltd | 記憶制御方式 |
| JPS61221863A (ja) * | 1985-03-19 | 1986-10-02 | Fujitsu Ltd | 主記憶アクセス制御方式 |
| JPS62282357A (ja) * | 1986-05-31 | 1987-12-08 | Nec Corp | メモリ制御装置間のリクエスト同期方式 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4151598A (en) * | 1978-03-27 | 1979-04-24 | Honeywell Information Systems Inc. | Priority assignment apparatus for use in a memory controller |
| CA1221464A (en) * | 1983-12-26 | 1987-05-05 | Hidehiko Nishida | Data processor system having improved data throughput of multiprocessor system |
-
1988
- 1988-05-06 JP JP63110225A patent/JPH0731622B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-27 CA CA000598002A patent/CA1323112C/en not_active Expired - Fee Related
- 1989-05-03 AU AU33974/89A patent/AU602290B2/en not_active Ceased
- 1989-05-04 KR KR8906007A patent/KR920003516B1/ko not_active Expired
- 1989-05-04 EP EP89304496A patent/EP0341061B1/en not_active Expired - Lifetime
- 1989-05-04 DE DE68922238T patent/DE68922238T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60215258A (ja) * | 1984-04-11 | 1985-10-28 | Hitachi Ltd | 記憶制御方式 |
| JPS61221863A (ja) * | 1985-03-19 | 1986-10-02 | Fujitsu Ltd | 主記憶アクセス制御方式 |
| JPS62282357A (ja) * | 1986-05-31 | 1987-12-08 | Nec Corp | メモリ制御装置間のリクエスト同期方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890017607A (ko) | 1989-12-16 |
| AU602290B2 (en) | 1990-10-04 |
| DE68922238T2 (de) | 1995-08-31 |
| EP0341061A3 (en) | 1991-04-03 |
| CA1323112C (en) | 1993-10-12 |
| KR920003516B1 (en) | 1992-05-02 |
| JPH0731622B2 (ja) | 1995-04-10 |
| EP0341061A2 (en) | 1989-11-08 |
| EP0341061B1 (en) | 1995-04-19 |
| AU3397489A (en) | 1989-12-14 |
| DE68922238D1 (de) | 1995-05-24 |
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