JPH0469752A - 共有メモリ型マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ共有型マルチプロセッサシステムに関す
る。

〔従来の技術〕

従来のメモリ共有型マルチプロセッサシステムは、第２
図に示すように、マルチプロセッサとメモリがバスで結
合されており、各プロセッサがメモリを共通にアクセス
する（ｒ　ｅ　ａｄ／ｗｒ　ｉ　ｔｅ可能）ことができ
るようにしている（第２図参照）。この共有メモリはプ
ロセッサ間の通信やデータの共有に用いられ、各プロセ
ッサからメモリを均一にアクセス（読み書き）するこき
ができるようになっている。

メモリ共有型のマルチプロセッサシステムは、実現が比
較的容易なことから、並列処理コンピュータのアーキテ
クチャの一つとして有力なものと考えられている。

〔発明が解決しようとする課題〕

あるプロセッサＡから他のプロセッサへの通信のための
メモリエリアでも、共有メモリであるためプロセッサＡ
以外のプロセッサがその通信のためのメモリエリアへ書
込みが可能であるため、誤ってそのエリアへプロセッサ
Ａ以外のプロセッサが書込みをしてしまう危険があると
いう問題点がある。

本発明の目的は上述の点に鑑み、共有メモリの一部であ
る通信エリアを送信プロセッサからは読み書き可能で、
他の受信プロセッサからは読出しのみ可能とし、通信エ
リアを誤った書き込みから保護する共有メモリ型マルチ
プロセッサシステムを提供することにある。

〔課題を解決するための手段〕

本発明のシステムは、共有メモリの一部を通信エリアと
し、送信プロセッサからはその通信エリアへの読み書き
が可能で受信プロセッサからはその通信エリアを読むこ
とのみ可能とする共有メモリ型マルチプロセッサシステ
ムにおいて、送信プロセッサから設定可能である通信エ
リアの範囲を記憶する手段と、 受信プロセッサが書込みサイクル時に出力するアドレス
を記憶する手段と、 上記の２つの記憶手段の内容を比較し、もし受信プロセ
ッサの書き込みサイクルが通信エリア内への書込みなら
ば、エラーが起きたことをその受信プロセッサに通知す
る制御手段とを有することを特徴とする。

ｒ実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成を示すブロック図であ
る。

本実施例の共有メモリ型マルチプロセッサシステムは、
通信エリアへの書込みは禁止されている受信プロセッサ
１０工と、通信エリアへの読み書きが可能な送信プロセ
ッサ１０２と、通信エリア範囲記憶回路１０３（送信プ
ロセッサ１０２によって値を設定されるレジスタ１０５
と、レジスタ１０５を送信プロセッサ１０２から設定可
能にするためのデコーダ１０６とからなる）と、受信プ
ロセッサ１０１のアドレス信号をラッチするラッチ１０
４と、ラッチ１０４でラッチしたアドレス値がレジスタ
１０５の値以上に大きいときには受信フロセッサ１０工
にバスエラーを返すコンパレータ１０７と、ある番地以
降のメモリは送信プロセッサ１０２から受信プロセッサ
１０１への通信エリアとしている主記憶１０８（第３図
参照）とからなる。

次にこのように構成された本実施例の動作について説明
する。

通信エリアは主記憶１０８のあるＸ番地から以降とする
（第３図）。システム立上げ時に送信プロセッサ１０２
はレジスタ１０５にその値Ｘを設定する。また、通信エ
リアのあらかじめ決めているアドレスにもＸを書き込む
。これは受信プロセッサ１０１に、通信エリアの範囲を
通知するためである。受信プロセッサ１０１はそのアド
レスを読み出して通信エリアの範囲を知る。以後システ
ムとして立ち」二がる。

次にデータプロテクトの動作を説明する。

レジスタ１０５には先に述べたように値Ｘが設定されて
おり、その値Ｘが出力１１５として、コンパレータ１０
７に入力されている。ラッチ１０４は、受信プロセッサ
１０１がライトサイクルを起動すると、アドレスバス１
０９」二の値をラッチし、その出力１１４をコンパレー
タ１０７に入力する（出力１１４が有効であることは信
号１１６でコンパレータ１０７に通知する）。なお、リ
ードサイクルのときには、ラッチ１０４はアドレスバス
」二の値をラッチしない。

コンパレータ１０７は、信号１１６が“有効”を示した
ときに、出力１１４と出力１１５を比較し、出力１１４
≧出力１１５のときには受信プロセッサ１０１が通信エ
リアへ書き込もうとしたので信号１１７を有効にして、
受信プロセッサ１０１にバスエラーを通知する。また、
出力１１４く出力１１５のときには通信エリア以外への
書込みなので信号１１７は有効とせず、受信プロセッサ
１０１は書き込むことができる。

したがって、Ｘ番地以降のアドレスにある通信エリアは
受信プロセッサ１０１から書き込みすることができず、
プロテクトすることができる。本方式では、プロテクト
する通信エリアの有効範囲をレジスタ１０５に保持させ
ているので、レジスタ１０５に設定する値を変更するこ
とによって、動的に、プロテクトする通信エリアの容量
を変えることができる。

以」二本発明の実施例について説明したが、本発明は上
記の実施例にのみ限定されず、その他各種のイ」加変更
が可能である。

例えば、上記の実施例では、プロテクトする通信エリア
は有効エリアを指すレジスタが一つであり、その値以上
のアドレスを通信エリアとしたが、通信エリアを指す１
／ジスタを２つ設け、その２つのレジスタの値の間を通
信エリアきして、コンパレータも２つ設けて、その通信
エリア内への書込みをプロテクトするようにすれば、主
記憶中の任意のところを、プロテクトする通信エリアと
することができる。

さらに、この仕組みを各プロセッサごとに設けるように
すれば、あるプロセッサからのみ読み書き可能で、他の
プロセッサからは読出しのみとする通信エリアを各プロ
セッサごとに設けることが可能である。

（発明の効果〕 以上説明したように本発明によれば、通信エリアの範囲
を記憶するレジスタの内容と、通信エリアへの書込みを
禁止されているプロセッサが書込みサイクル時に書ぎ込
もうとするところのアドレスとを比較し、もし通信エリ
ア内への書込みを行なおうとしていたときには、その書
込みを行なわせないことができ、通信エリアをプロテク
トする効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
メモリ共有型のマルチプロセッサシステムの説明図、第
３図は第１図の実施例における主記憶中の通信エリアを
示す図である。 １０１・・・受信プロセッサ、１ｏ２・・・送信プロセ
ッサ、１０３・・・通信エリア範囲記憶回路、１ｏ４・
・・ラッチ、１０５・・・レジスタ、１０６・・・デコ
ーダ、１０７・・・コンパレータ、１ｏ８・・・主記憶
。

Claims (1)

1. 【特許請求の範囲】 共有メモリの一部を通信エリアとし、送信プロセッサか
   らはその通信エリアへの読み書きが可能で受信プロセッ
   サからはその通信エリアを読むことのみ可能とする共有
   メモリ型マルチプロセッサシステムにおいて、 送信プロセッサから設定可能である通信エリアの範囲を
   記憶する手段と、 受信プロセッサが書込みサイクル時に出力するアドレス
   を記憶する手段と、 上記の２つの記憶手段の内容を比較し、もし受信プロセ
   ッサの書き込みサイクルが通信エリア内への書込みなら
   ば、エラーが起きたことをその受信プロセッサに通知す
   る制御手段とを有することを特徴とする共有メモリ型マ
   ルチプロセッサシステム。