JPH01281722A - アライメント・マーク - Google Patents
アライメント・マークInfo
- Publication number
- JPH01281722A JPH01281722A JP63111029A JP11102988A JPH01281722A JP H01281722 A JPH01281722 A JP H01281722A JP 63111029 A JP63111029 A JP 63111029A JP 11102988 A JP11102988 A JP 11102988A JP H01281722 A JPH01281722 A JP H01281722A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- layer
- wiring
- alignment mark
- alignment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置製造の例えばボンディング・パッ
ド部の開口工程で使われるアライメント・マークに関す
る。
ド部の開口工程で使われるアライメント・マークに関す
る。
半導体装置製造のポンディングパッド部の開口工程で使
われる従来のアライメント・マークは、第２図に示され
るように、ポンディングパッド部の開口工程以前におい
て、基板（２１）上に形成された配線層（２２）の−層
分の段差を有する凹部、または、凸部の上に、パシベー
ション層（２３）が形成された構造であった。
われる従来のアライメント・マークは、第２図に示され
るように、ポンディングパッド部の開口工程以前におい
て、基板（２１）上に形成された配線層（２２）の−層
分の段差を有する凹部、または、凸部の上に、パシベー
ション層（２３）が形成された構造であった。
しかし、前述の従来技術では、凹部、または凸部の段差
が、配線層−層分の高さしかなく小さいために、その上
にパシベーション層が形成されると、第２図のように、
段差は更に小さくなり、また、段差のテーパー角も小さ
く、段差の上、下部エツジが不鮮明になってしまう、こ
れは、パシベーション層が、より厚かったり、また、平
坦性の高い膜形成法によりパシベーション層が形成され
る場合、より顕著となる。従って、このようなアライメ
ント・マークから得られるアライメント信号は、信号強
度が小さく、また、分散の大きい不明確なものとなり、
自動アライメントが不可となったり、アライメント精度
が大きく低下するという課題を有している。
が、配線層−層分の高さしかなく小さいために、その上
にパシベーション層が形成されると、第２図のように、
段差は更に小さくなり、また、段差のテーパー角も小さ
く、段差の上、下部エツジが不鮮明になってしまう、こ
れは、パシベーション層が、より厚かったり、また、平
坦性の高い膜形成法によりパシベーション層が形成され
る場合、より顕著となる。従って、このようなアライメ
ント・マークから得られるアライメント信号は、信号強
度が小さく、また、分散の大きい不明確なものとなり、
自動アライメントが不可となったり、アライメント精度
が大きく低下するという課題を有している。
そこで本発明は、このような課題を解決するもので、そ
の目的とするところは、ポンディングパッド部の開口工
程の自動アライメントを確実に行なえ、更に、アライメ
ント精度を大きく向上させるアライメント・マークを提
供するところにある。
の目的とするところは、ポンディングパッド部の開口工
程の自動アライメントを確実に行なえ、更に、アライメ
ント精度を大きく向上させるアライメント・マークを提
供するところにある。
本発明のアライメント・マークは、基板上に形成された
、第１の配線層の少なくとも一部と、前記第１の配線層
と同種であり、更に、前記第１の配線層より、小さいエ
ツチング速度を有する第２の配線層の全層とからなる段
差を有する凹部、または、凸部の上に、パシベーション
層が形成されていることを特徴とする。
、第１の配線層の少なくとも一部と、前記第１の配線層
と同種であり、更に、前記第１の配線層より、小さいエ
ツチング速度を有する第２の配線層の全層とからなる段
差を有する凹部、または、凸部の上に、パシベーション
層が形成されていることを特徴とする。
第１図は、本発明の実施例におけるアライメント・マー
クの主要断面図である。二層＃Ｉ造の配線層を有する半
導体装置において、基板（１１）上に、第１の配線層（
１２）として、Ａｊ−８ｉ合金膜を形成し、更に、第２
の配線層（１３）として、Ａｊ−Ｃｕ合金膜を形成する
０次に、前記第２の配線層（１３）に対して行なう、配
線パターン形成工程のドライエツチングを、前記第２の
配線層（１３）の全層と、前記第１の配線層（１２）の
一部に及ぶまで行ない、凹部を形成する。この時、前記
第１の配線層（１２）の一部のエツチング１は、前記第
２の配線層（１３）に対するオーバーエツチング分に相
当する。また、エツチングガスは、ＢＣＩ、、ＣＩ２、
ＣＣ１，を用いた。
クの主要断面図である。二層＃Ｉ造の配線層を有する半
導体装置において、基板（１１）上に、第１の配線層（
１２）として、Ａｊ−８ｉ合金膜を形成し、更に、第２
の配線層（１３）として、Ａｊ−Ｃｕ合金膜を形成する
０次に、前記第２の配線層（１３）に対して行なう、配
線パターン形成工程のドライエツチングを、前記第２の
配線層（１３）の全層と、前記第１の配線層（１２）の
一部に及ぶまで行ない、凹部を形成する。この時、前記
第１の配線層（１２）の一部のエツチング１は、前記第
２の配線層（１３）に対するオーバーエツチング分に相
当する。また、エツチングガスは、ＢＣＩ、、ＣＩ２、
ＣＣ１，を用いた。
こうして形成された凹部の上に、パシベーション層（１
４）として、ポリイミド膜を形成して、本実施例のアラ
イメント・マークを得た。
４）として、ポリイミド膜を形成して、本実施例のアラ
イメント・マークを得た。
本実施例によれば、四部の段差が、前記第２の配線層（
１３）のみならず、前記第１の配線層（１２）の一部に
まで及び、大きいために、第１図のように、その上に、
パシベーション層（１４）を形成しても、従来に比べ、
段差は小さくならず、また、段差のテーパー角も大きく
、段差の上、下部エツジが鮮明になる。また、前記第１
の配線層Ａｊ−３ｔ合金膜（１２）は、前記第２の配線
層Ａｊ−Ｃｕ合金膜（１３）より大きいエツチング速度
を有しているため、前記オーバーエツチングによって、
より効率的に、より大きい段差を形成することができる
。また、本実施例における前記第１、第２の配線層のエ
ツチング速度比は、３：２であった。従って、このよう
なアライメント・マークから得られるアライメント信号
は、より明確なものとなり、自動アライメントがスムー
ズに、しかも、確実に行なわれ、アライメント精度も大
きく向上した。
１３）のみならず、前記第１の配線層（１２）の一部に
まで及び、大きいために、第１図のように、その上に、
パシベーション層（１４）を形成しても、従来に比べ、
段差は小さくならず、また、段差のテーパー角も大きく
、段差の上、下部エツジが鮮明になる。また、前記第１
の配線層Ａｊ−３ｔ合金膜（１２）は、前記第２の配線
層Ａｊ−Ｃｕ合金膜（１３）より大きいエツチング速度
を有しているため、前記オーバーエツチングによって、
より効率的に、より大きい段差を形成することができる
。また、本実施例における前記第１、第２の配線層のエ
ツチング速度比は、３：２であった。従って、このよう
なアライメント・マークから得られるアライメント信号
は、より明確なものとなり、自動アライメントがスムー
ズに、しかも、確実に行なわれ、アライメント精度も大
きく向上した。
以上、本実施例では、前記第１の配線層の一部にまで及
び段差を有する凹部の上に、パシベーション層が形成さ
れた場合について述べたが、段差が、前記第１の配線層
の全層にまで及び場合、または、形状が凸状である場合
についても同様な効果が得られる。更に、前記第１、第
２の配線層を、それぞれ、ＡＪ−３ｉ合金、Ａｊ−Ｔｉ
合金の組み合わせにするなど、本実施例以外の配線材料
を用いる場合や、また、二層配線以外の構造を有する半
導体装置に適用するなど、本発明の要響を逸しない範囲
で種々応用が可能であることは言うまでもない。
び段差を有する凹部の上に、パシベーション層が形成さ
れた場合について述べたが、段差が、前記第１の配線層
の全層にまで及び場合、または、形状が凸状である場合
についても同様な効果が得られる。更に、前記第１、第
２の配線層を、それぞれ、ＡＪ−３ｉ合金、Ａｊ−Ｔｉ
合金の組み合わせにするなど、本実施例以外の配線材料
を用いる場合や、また、二層配線以外の構造を有する半
導体装置に適用するなど、本発明の要響を逸しない範囲
で種々応用が可能であることは言うまでもない。
以上述べたように、本発明によれば、基板上に形成され
た第１の配線層の少なくとも一部と、前記第１の配線層
と同種であり、更に、前記第１の配線層より、小さいエ
ツチング速度を有する第２の配線層の全層とからなる段
差を有する凹部、または、凸部の上に、パシベーション
層を形成することにより、アライメント・マークの段差
が、従来に比べ大きく、また、段差のテーパー角も大き
く、段差の上、下部エツジが鮮明になる。従って、この
アライメント・マークから得られるアライメント信号は
、信号強度が大きく、また、より明確な信号となるため
、自動アライメントが、スムーズに、しかも、確実に行
なわれ、アライメント精度も大きく向上するという効果
を有する。
た第１の配線層の少なくとも一部と、前記第１の配線層
と同種であり、更に、前記第１の配線層より、小さいエ
ツチング速度を有する第２の配線層の全層とからなる段
差を有する凹部、または、凸部の上に、パシベーション
層を形成することにより、アライメント・マークの段差
が、従来に比べ大きく、また、段差のテーパー角も大き
く、段差の上、下部エツジが鮮明になる。従って、この
アライメント・マークから得られるアライメント信号は
、信号強度が大きく、また、より明確な信号となるため
、自動アライメントが、スムーズに、しかも、確実に行
なわれ、アライメント精度も大きく向上するという効果
を有する。
また、前記第１の配線層は、前記第２の配線層より大き
いエツチング速度を有しているため、前記第２の配線層
に対するオーバーエツチングによって、より効率的に、
また、より大きい段差を形成できるという効果も有する
。更に、本発明のアライメント・マークは、半導体装置
の製造工程中で形成され、このマーク形成用の工程を新
たに追加する必要がないため、製造工程を増やさずに、
自動アライメントを確実に行なえ、また、アライメント
精度も向上できるという潰れた効果を有するものである
。
いエツチング速度を有しているため、前記第２の配線層
に対するオーバーエツチングによって、より効率的に、
また、より大きい段差を形成できるという効果も有する
。更に、本発明のアライメント・マークは、半導体装置
の製造工程中で形成され、このマーク形成用の工程を新
たに追加する必要がないため、製造工程を増やさずに、
自動アライメントを確実に行なえ、また、アライメント
精度も向上できるという潰れた効果を有するものである
。
第１図は、本発明のアライメント・マークの一実施例を
示す主要断面図である。 第２図は、従来のアライメント・マークを示す主要断面
図である。 １１・・・基板 １２・・・第１の配線層（ＡＩ−３ｉ合金）１３・・−
第２の配線層（Ａｌｌ −Ｃｕ合金）１４・・・パシベ
ーション層（ポリイミドＭ）２１・・・基板 ２２・・・配線層 ２３・・・パシベーション層 以上 出願人 セイコーエプソン株式会社
示す主要断面図である。 第２図は、従来のアライメント・マークを示す主要断面
図である。 １１・・・基板 １２・・・第１の配線層（ＡＩ−３ｉ合金）１３・・−
第２の配線層（Ａｌｌ −Ｃｕ合金）１４・・・パシベ
ーション層（ポリイミドＭ）２１・・・基板 ２２・・・配線層 ２３・・・パシベーション層 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 基板上に形成された、第１の配線層の少なくとも一部
と、前記第１の配線層と同種であり、更に前記第１の配
線層より、小さいエッチング速度を有する第２の配線層
の全層とからなる段差を有する凹部、または、凸部の上
に、パシベーション層が形成されていることを特徴とす
るアライメント・マーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111029A JPH01281722A (ja) | 1988-05-07 | 1988-05-07 | アライメント・マーク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111029A JPH01281722A (ja) | 1988-05-07 | 1988-05-07 | アライメント・マーク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01281722A true JPH01281722A (ja) | 1989-11-13 |
Family
ID=14550593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111029A Pending JPH01281722A (ja) | 1988-05-07 | 1988-05-07 | アライメント・マーク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01281722A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313910A (ja) * | 2001-04-13 | 2002-10-25 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US6628001B1 (en) * | 2002-05-17 | 2003-09-30 | Agere Systems Inc. | Integrated circuit die having alignment marks in the bond pad region and method of manufacturing same |
-
1988
- 1988-05-07 JP JP63111029A patent/JPH01281722A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313910A (ja) * | 2001-04-13 | 2002-10-25 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US6628001B1 (en) * | 2002-05-17 | 2003-09-30 | Agere Systems Inc. | Integrated circuit die having alignment marks in the bond pad region and method of manufacturing same |
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