JPS6158256A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS6158256A JPS6158256A JP59178233A JP17823384A JPS6158256A JP S6158256 A JPS6158256 A JP S6158256A JP 59178233 A JP59178233 A JP 59178233A JP 17823384 A JP17823384 A JP 17823384A JP S6158256 A JPS6158256 A JP S6158256A
- Authority
- JP
- Japan
- Prior art keywords
- layer wiring
- wiring
- layer
- metal
- etching
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、平坦化多層配線において、１層Ａｌの残膜
厚および接続用ＡＩ！芙起の高さを再現性よくコントロ
ールできるようにした半導体素子の製造方法に関する。
厚および接続用ＡＩ！芙起の高さを再現性よくコントロ
ールできるようにした半導体素子の製造方法に関する。
（従来の技術）
従来平坦化多層配線を形成する際、１層目Ａｌ配線と２
層目ＡＩｔ配線との接続はＪｏｕｒｎａｌ ｏｆ Ｅｌ
ｅｃｔｒ。
層目ＡＩｔ配線との接続はＪｏｕｒｎａｌ ｏｆ Ｅｌ
ｅｃｔｒ。
ｃｈｅｍｉｃａｌ ５ｏｃｉｅｔｙ 、 １３１
（１） （１９８４−１） Ｐ、１２３に誉かれてい
るように、パンクまたはピラーとよばれる１層目Ａｌの
突起を形成した後、１層と２層間の絶縁膜を形成し、そ
れをエッチパックした後、１層目Ａｌの突起を露出させ
、それを２層目ＡＩ！と接触させるという方法であった
。
（１） （１９８４−１） Ｐ、１２３に誉かれてい
るように、パンクまたはピラーとよばれる１層目Ａｌの
突起を形成した後、１層と２層間の絶縁膜を形成し、そ
れをエッチパックした後、１層目Ａｌの突起を露出させ
、それを２層目ＡＩ！と接触させるという方法であった
。
（発明が解決しようとする問題点）
しかしながら、１層目Ａｌの突起を形成する際、１層目
Ａｌを部分的にエツチングするため、残シの１層目Ａｌ
の膜厚や突起の高さの再現性が悪かった。
Ａｌを部分的にエツチングするため、残シの１層目Ａｌ
の膜厚や突起の高さの再現性が悪かった。
（問題点を解決するための手段）
この発明は、多層配線における１層目配線用金属をＡｌ
またはＡｌ！の合金による下層配線とＷまたはＴｉＷに
よる中間層配線とＡＩ！またはＡＪ金合金よる上層配線
の３層構造で形成する工程と、中間層配線をエツチング
ストッパとして１層目配勝用金属を２層目配線用金属に
接続するための突起パターンを上層配線に形成する工程
とを設けたものである。
またはＡｌ！の合金による下層配線とＷまたはＴｉＷに
よる中間層配線とＡＩ！またはＡＪ金合金よる上層配線
の３層構造で形成する工程と、中間層配線をエツチング
ストッパとして１層目配勝用金属を２層目配線用金属に
接続するための突起パターンを上層配線に形成する工程
とを設けたものである。
（作用）
Ｂ（Ｊ３およびＣＦ４ガスを用いてリアクティブエツチ
ングを行なった場合、中間層配線を形成するＷまたはＴ
ｉＷは、上層配線を形成するＡｌまたはｌ’金合金対し
てエツチングレートが小さいため、中間層配線は上層配
線に対するエツチングストッパとして作用する。
ングを行なった場合、中間層配線を形成するＷまたはＴ
ｉＷは、上層配線を形成するＡｌまたはｌ’金合金対し
てエツチングレートが小さいため、中間層配線は上層配
線に対するエツチングストッパとして作用する。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｄ）はその一実施例の工程説明図である。
て図面に基づき説明する。第１図（ａ）ないし第１図（
ｄ）はその一実施例の工程説明図である。
まず、第１図（ａ）に示すように、１層目配線用金属１
を下層配線ＩＤ、中間層配線ＩＭ、上層配線ＩＵの３層
構造にする。
を下層配線ＩＤ、中間層配線ＩＭ、上層配線ＩＵの３層
構造にする。
この３層構造のうち、下層配線ＩＤはＡＩまたはＡＩＩ
の合金で形成し、中間層配線ＩＭはＷまたはＴｉＷで形
成し、上層配線ＩＵはＡＩまたはＡＩの合金で形成する
。この３層構造は下層配線ＩＤ、中間層配、％！ Ｉ
Ｍ、上層配線ｌＵのｔｍに形成する。中間層配５１Ｍは
エツチングストッパとなるものである。
の合金で形成し、中間層配線ＩＭはＷまたはＴｉＷで形
成し、上層配線ＩＵはＡＩまたはＡＩの合金で形成する
。この３層構造は下層配線ＩＤ、中間層配、％！ Ｉ
Ｍ、上層配線ｌＵのｔｍに形成する。中間層配５１Ｍは
エツチングストッパとなるものである。
次に、ホトリソ工程を行ない、第１図（ｂ）に示すよう
に、レノスト２をマスクとして、１層目配線用金属１を
バターニングする。
に、レノスト２をマスクとして、１層目配線用金属１を
バターニングする。
次に、再度ホトリン工程を行ない、第１図（Ｃ）に示す
ようにレノスト２で２層目配線用金属（図示しないがＡ
Ｊなどによる）との接続に必要な突起パターン３を上層
配線ＩＵ上に形成する。
ようにレノスト２で２層目配線用金属（図示しないがＡ
Ｊなどによる）との接続に必要な突起パターン３を上層
配線ＩＵ上に形成する。
次いで、第１図（ｄ）に示すように、この突起パターン
３をマスクとして、上層配、＠ＩＵをリアクティブイオ
ンエッチなどの異方性エツチングを行なうと１層目配線
用金属の突起４が形成きれる。この際、たとえばＢＣｈ
およびＣＦ４ガスを用いてリアクティブイオンエッチン
グを行なうと、Ａｌのエツチングレートは８００〜９０
０λ／ｍｉｎであるが、中間層配線ＩＭを形成するＷや
ＴｉＷのエツチングレートは１００ Ｘ／ｍｉｎ前後に
おさえることができる。
３をマスクとして、上層配、＠ＩＵをリアクティブイオ
ンエッチなどの異方性エツチングを行なうと１層目配線
用金属の突起４が形成きれる。この際、たとえばＢＣｈ
およびＣＦ４ガスを用いてリアクティブイオンエッチン
グを行なうと、Ａｌのエツチングレートは８００〜９０
０λ／ｍｉｎであるが、中間層配線ＩＭを形成するＷや
ＴｉＷのエツチングレートは１００ Ｘ／ｍｉｎ前後に
おさえることができる。
このため、再現性よく、ＡＪまたはＡＪ金合金よる上層
配線ＩＵのエツチングなＷまたはＴｉＷによる中間層配
Ｌ”Ｊ Ｉ Ｍで停止させることができる。
配線ＩＵのエツチングなＷまたはＴｉＷによる中間層配
Ｌ”Ｊ Ｉ Ｍで停止させることができる。
これにより、エツチングに影響を受けないで、安定した
厚さの１層目配線用金属と安定した高さの１層目配線用
金属の突起を形成できる。
厚さの１層目配線用金属と安定した高さの１層目配線用
金属の突起を形成できる。
次に、第２図（ａ） Ｋ示すごとく、従来と同じように
、絶Ｒ膜５を上面全体に形成し、その上にレノスト６？
：塗布し、その後第２図（ｂ）に示すように、エッチパ
ックによシ、突起４の上部ヲ露出させ、さらに第２図（
ｃ）のようにＡＪなどによる２層目配線用金！Ａ７を形
成する。
、絶Ｒ膜５を上面全体に形成し、その上にレノスト６？
：塗布し、その後第２図（ｂ）に示すように、エッチパ
ックによシ、突起４の上部ヲ露出させ、さらに第２図（
ｃ）のようにＡＪなどによる２層目配線用金！Ａ７を形
成する。
なお、この発明は１層′目配線用金属１のパターニング
前に、突起パターン３の形成を行ない、その後に１層目
配線用金属１のパターニングを行なってもよい。
前に、突起パターン３の形成を行ない、その後に１層目
配線用金属１のパターニングを行なってもよい。
（発明の効果）
以上詳細に説明したように、この発明によれば、１層目
配線用金属を下層配線と中間層配線と上層配線の３層構
造とするとともに上層配線と下層配線なＡＪまたはＡＪ
金合金形成し、中間層配線なＷまたはＴｆＷで形成して
上層配線と中間層配線の金属のエツチングレートが異な
ることを利用して中間層配線をエツチングストッパとし
て上層配線に１層目配線金属に２層目配線金属への接続
用の突起パターンを形成するようＫしたので、１層目配
線金属の残膜厚および突起パターンの高さを再現性よく
コントロールでき、平坦化多層配線を安定に実現できる
。したがって、多層金属配線を有する半導体素子の製造
に利用できる。
配線用金属を下層配線と中間層配線と上層配線の３層構
造とするとともに上層配線と下層配線なＡＪまたはＡＪ
金合金形成し、中間層配線なＷまたはＴｆＷで形成して
上層配線と中間層配線の金属のエツチングレートが異な
ることを利用して中間層配線をエツチングストッパとし
て上層配線に１層目配線金属に２層目配線金属への接続
用の突起パターンを形成するようＫしたので、１層目配
線金属の残膜厚および突起パターンの高さを再現性よく
コントロールでき、平坦化多層配線を安定に実現できる
。したがって、多層金属配線を有する半導体素子の製造
に利用できる。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｄ）はそれぞれこの発明の
半導体素子の製造方法の一実施例の工程説明図、第２図
（ａ）ないし第２図（ｃ）はそれぞれこの発明の半導体
素子の製造方法に続く一般的平坦化多層配線形成の・工
１程説明図である。 １・・・１層目配線用金属、ＩＤ・・・下層配線、Ｉ
Ｍ・・−中間層配線、ＩＵ・・・上層配線、４・・・突
起パターン、５・・・絶縁膜、７・・・２層目配線用金
属。 特許出願人 沖電気工業株式会社 第１図 ４二奏９ハ・クーツ 第２図
半導体素子の製造方法の一実施例の工程説明図、第２図
（ａ）ないし第２図（ｃ）はそれぞれこの発明の半導体
素子の製造方法に続く一般的平坦化多層配線形成の・工
１程説明図である。 １・・・１層目配線用金属、ＩＤ・・・下層配線、Ｉ
Ｍ・・−中間層配線、ＩＵ・・・上層配線、４・・・突
起パターン、５・・・絶縁膜、７・・・２層目配線用金
属。 特許出願人 沖電気工業株式会社 第１図 ４二奏９ハ・クーツ 第２図
Claims (1)
- 多層配線における１層目配線用金属をＡｌまたはＡｌ
の合金による下層配線とＷまたはＴｉＷによる中間層配
線とＡｌまたはＡｌ合金による上層配線の３層構造で形
成する工程と、前記中間層配線をエッチングストッパと
して前記上層配線において１層目配線用金属を２層目配
線用金属に接続するための突起パターンを形成する工程
とよりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178233A JPS6158256A (ja) | 1984-08-29 | 1984-08-29 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178233A JPS6158256A (ja) | 1984-08-29 | 1984-08-29 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6158256A true JPS6158256A (ja) | 1986-03-25 |
Family
ID=16044918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178233A Pending JPS6158256A (ja) | 1984-08-29 | 1984-08-29 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6158256A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04304657A (ja) * | 1991-04-01 | 1992-10-28 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH0513587A (ja) * | 1991-07-02 | 1993-01-22 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH05206283A (ja) * | 1992-01-20 | 1993-08-13 | Nec Corp | 半導体装置の製造方法 |
| JPH07183378A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 多層配線構造及びその製造方法 |
-
1984
- 1984-08-29 JP JP59178233A patent/JPS6158256A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04304657A (ja) * | 1991-04-01 | 1992-10-28 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH0513587A (ja) * | 1991-07-02 | 1993-01-22 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH05206283A (ja) * | 1992-01-20 | 1993-08-13 | Nec Corp | 半導体装置の製造方法 |
| JPH07183378A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 多層配線構造及びその製造方法 |
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