JPS6260237A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6260237A JPS6260237A JP19913785A JP19913785A JPS6260237A JP S6260237 A JPS6260237 A JP S6260237A JP 19913785 A JP19913785 A JP 19913785A JP 19913785 A JP19913785 A JP 19913785A JP S6260237 A JPS6260237 A JP S6260237A
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- JP
- Japan
- Prior art keywords
- film
- polysilicon film
- silicide
- resist
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体装置の製造方法に関し、特にポリサイ
ドの電極または配線θ形成方法の改良に関するものであ
る。
ドの電極または配線θ形成方法の改良に関するものであ
る。
〈発明の概要〉
本発明は、半導体装置Ｏ製造方法において、上層のシリ
サイドをリフトオフ法によりバターニングした後、前記
シリサイド○パターンをマスクとして、下層のポリシリ
コンをドライエツチングすることにより、ポリサイド構
造■電比または配線の形成を容易に行なえるようにする
ものである。
サイドをリフトオフ法によりバターニングした後、前記
シリサイド○パターンをマスクとして、下層のポリシリ
コンをドライエツチングすることにより、ポリサイド構
造■電比または配線の形成を容易に行なえるようにする
ものである。
〈従来の技術〉
従来の半導体装置の製造方法では、ポリサイド構造の電
極または配線の形成を、以下に記するように行なってい
た。
極または配線の形成を、以下に記するように行なってい
た。
すなわち、第２図（α）に示した半導体基板１０１上の
二酸化ケイ紫膜１０２に、第２図（ｂ）に示すようにポ
リシリコン膜１０３を被着し、さらに、第２図（ｃ）に
示すようにシリサイド膜１０４を被着した後に、第２図
（めに示すようにレジストパターン１０５を形成し、こ
のレジストパターン１０５にマスクとして前記シリサイ
ド膜１０４およびポリシリコン膜１０３のドライエツチ
ングを行なってｉた。
二酸化ケイ紫膜１０２に、第２図（ｂ）に示すようにポ
リシリコン膜１０３を被着し、さらに、第２図（ｃ）に
示すようにシリサイド膜１０４を被着した後に、第２図
（めに示すようにレジストパターン１０５を形成し、こ
のレジストパターン１０５にマスクとして前記シリサイ
ド膜１０４およびポリシリコン膜１０３のドライエツチ
ングを行なってｉた。
〔発明が解決しようとする問題点及び目的〕ところが、
シリサイド膜とポリシリコン膜■ドライエツチング時に
おけるエツチング速度及び加工形状の特性について見た
場合、一般的にシリサイド膜に比べてポリシリコン膜の
方が、エツチング速度が大きく、また、加工形状につい
ても、横方向Ｑエツチングが進行しやすいため、アンダ
ーカットが入りやすくなっている。したがって、前記の
ポリサイド構造すなわちシリサイド膜とポリシリコンＭ
ｆ２）２層ｍ造ｅ材料ｔドライエツチングする場合に、
同一のドライエツチング条件でシリサイド膜１０４とポ
リシリコン膜１０３全同時にエツチングすると、第２図
（ｅ）に示したように、ボリシリコン膜１０３Ｑ部分で
アンダーカットが発生し、加工形状が非常に悪くなって
いた。また、前記Ｏ加工形状θ不良を改善するために、
シリサイド膜とポリシリコン膜とを別々の条件でドライ
エツチングしようとした場合にも、シリサイド膜１０４
をエツチングし終った瞬間に、条件を切り換えてポリシ
リコン膜エツチング用Ｑエツチング条件に変更すること
が実際上不可能で、どうしても、ポリシリコン膜１０３
Ｑ最上部がシリサイド膜エツチング用の条件でエツチン
グされてしまうために、第２図のに示したように、ポリ
シリコン膜１０３の最上部に少しＯアンダーカットが発
生してしまい、最終的には、第２図０）に示したように
、シリサイド膜１０４とポリシリコン膜１０３Ｑ界面近
傍での加工形状不良が見い出されてｉた。
シリサイド膜とポリシリコン膜■ドライエツチング時に
おけるエツチング速度及び加工形状の特性について見た
場合、一般的にシリサイド膜に比べてポリシリコン膜の
方が、エツチング速度が大きく、また、加工形状につい
ても、横方向Ｑエツチングが進行しやすいため、アンダ
ーカットが入りやすくなっている。したがって、前記の
ポリサイド構造すなわちシリサイド膜とポリシリコンＭ
ｆ２）２層ｍ造ｅ材料ｔドライエツチングする場合に、
同一のドライエツチング条件でシリサイド膜１０４とポ
リシリコン膜１０３全同時にエツチングすると、第２図
（ｅ）に示したように、ボリシリコン膜１０３Ｑ部分で
アンダーカットが発生し、加工形状が非常に悪くなって
いた。また、前記Ｏ加工形状θ不良を改善するために、
シリサイド膜とポリシリコン膜とを別々の条件でドライ
エツチングしようとした場合にも、シリサイド膜１０４
をエツチングし終った瞬間に、条件を切り換えてポリシ
リコン膜エツチング用Ｑエツチング条件に変更すること
が実際上不可能で、どうしても、ポリシリコン膜１０３
Ｑ最上部がシリサイド膜エツチング用の条件でエツチン
グされてしまうために、第２図のに示したように、ポリ
シリコン膜１０３の最上部に少しＯアンダーカットが発
生してしまい、最終的には、第２図０）に示したように
、シリサイド膜１０４とポリシリコン膜１０３Ｑ界面近
傍での加工形状不良が見い出されてｉた。
さらにまた、シリサイド膜１０４およびポリシリコン膜
１０３Ｑドライエツチングにおいて完全異方性の加工形
状が得られたとしても、帆２図（Ａ）に示したような段
差を有する基板である場合には、シリサイド膜１０４の
エツチングが終了した時点でも構２図（ｊ）に示す如（
、段差の肩部分のポリシリコン膜１０３上Ｆシリサイド
膜の残り１０４１が存在するし、さらにエツチングが進
んで、ポリシリコン膜１０３θエツチングが終了した時
点にＶｉ、＠２図（刀に示す如く、段差部分にポリシリ
コン膜θ残り１０３′が存在することになり、このポリ
シリコン膜の残り１０３′が、電極間または配線間の短
絡を引き起こす場合があった。
１０３Ｑドライエツチングにおいて完全異方性の加工形
状が得られたとしても、帆２図（Ａ）に示したような段
差を有する基板である場合には、シリサイド膜１０４の
エツチングが終了した時点でも構２図（ｊ）に示す如（
、段差の肩部分のポリシリコン膜１０３上Ｆシリサイド
膜の残り１０４１が存在するし、さらにエツチングが進
んで、ポリシリコン膜１０３θエツチングが終了した時
点にＶｉ、＠２図（刀に示す如く、段差部分にポリシリ
コン膜θ残り１０３′が存在することになり、このポリ
シリコン膜の残り１０３′が、電極間または配線間の短
絡を引き起こす場合があった。
そこで、本発明はこρような間１点を解決するものであ
り、その目的とするところは、シリサイド膜とポリシリ
コン膜Ｑ２層より成る電極または配線θエツチング時に
おける加工形状θ不良、および電比間または配線間の短
絡の発生を抑えることにある。
り、その目的とするところは、シリサイド膜とポリシリ
コン膜Ｑ２層より成る電極または配線θエツチング時に
おける加工形状θ不良、および電比間または配線間の短
絡の発生を抑えることにある。
本発明の半導体装置の製造方法は、半導体基板上に、ポ
リシリコン膜およびシリサイド膜０２層より改るｗｔ甑
または配Ｈを形成する工程にお＾で、半導体基板上の二
酸化ケイＸ膜上にポリシリコン膜を被着する工程と、前
記ポリシリコン膜上にレシストを塗布し、露光、現像す
ることにより電極または配線を形成した１部分のレジス
トのみを除去し、前記ポリシリコン膜を部分的に露出さ
せる工程と、前記ポリシリコン膜露出部およびレジスト
被ふぐ部の前面にシリサイド膜を！ｌ！！着する工程と
、前記レジストを完全除去することにより、レジスト上
に被着したシリサイド膜を除去し、前記ポリシリコンＰ
ａＮ出部上■シリサイドのみを残す工程と、前記ポリシ
リコン膜をシリサイド膜に対して選択的にドライエツチ
ングする工程と有することを特数とするも１２）である
。
リシリコン膜およびシリサイド膜０２層より改るｗｔ甑
または配Ｈを形成する工程にお＾で、半導体基板上の二
酸化ケイＸ膜上にポリシリコン膜を被着する工程と、前
記ポリシリコン膜上にレシストを塗布し、露光、現像す
ることにより電極または配線を形成した１部分のレジス
トのみを除去し、前記ポリシリコン膜を部分的に露出さ
せる工程と、前記ポリシリコン膜露出部およびレジスト
被ふぐ部の前面にシリサイド膜を！ｌ！！着する工程と
、前記レジストを完全除去することにより、レジスト上
に被着したシリサイド膜を除去し、前記ポリシリコンＰ
ａＮ出部上■シリサイドのみを残す工程と、前記ポリシ
リコン膜をシリサイド膜に対して選択的にドライエツチ
ングする工程と有することを特数とするも１２）である
。
本発明の半導体装置の製造方法の詳細を第１図（ｃＬ）
〜ωに従って説明してゆく。
〜ωに従って説明してゆく。
＠１図（α）に示した、半導体基板１０１−ヒの二酸化
ケイ素膜１０２上に、纏１図（ｂ）のようにポリシリコ
ン膜１０３を被着する１次に、第１図（ｃ）に示す如く
レジストを塗布し、露光、現隊することによって電極ま
たは配線を形成したい部分のレジストを除去する。この
状態で異面全体にシリティドＩＩ！１１０４を被着する
と、第１図（ｄ）のようにポリシリコン膜１０３および
レジスト１０５上にシリサイド膜１０４が被着された状
態となる。ここで、レジスト１０５を除去すると、レジ
スト上のシリサイド膜も同時に除去され、第１図（ｇ）
に示すようにポリシリコン膜１０３上に接した部分のシ
リサイド膜１０４だけが残る。この時、第２図（ｉ）と
比較して明らかなように、段差Ｑ肩部分には、シリサイ
ド膜の残りは全く見られない１次に、ポリシリコン膜１
０３上のシリサイド膜１０４のパターンをマスクとして
、シリャイドに対してポリシリコンを選択的にドライエ
ツチングできる条件で、ポリシリコン膜１０３のエラチ
ングラ行なうと、第１図ωに示したように、シリサイド
膜１０４も少しエツチングされ、７［）部分が丸くなる
とともに、ポリシリコン膜１０３がアンダーカットなし
にエツチングされ、理想的な加工形状が得られる。
ケイ素膜１０２上に、纏１図（ｂ）のようにポリシリコ
ン膜１０３を被着する１次に、第１図（ｃ）に示す如く
レジストを塗布し、露光、現隊することによって電極ま
たは配線を形成したい部分のレジストを除去する。この
状態で異面全体にシリティドＩＩ！１１０４を被着する
と、第１図（ｄ）のようにポリシリコン膜１０３および
レジスト１０５上にシリサイド膜１０４が被着された状
態となる。ここで、レジスト１０５を除去すると、レジ
スト上のシリサイド膜も同時に除去され、第１図（ｇ）
に示すようにポリシリコン膜１０３上に接した部分のシ
リサイド膜１０４だけが残る。この時、第２図（ｉ）と
比較して明らかなように、段差Ｑ肩部分には、シリサイ
ド膜の残りは全く見られない１次に、ポリシリコン膜１
０３上のシリサイド膜１０４のパターンをマスクとして
、シリャイドに対してポリシリコンを選択的にドライエ
ツチングできる条件で、ポリシリコン膜１０３のエラチ
ングラ行なうと、第１図ωに示したように、シリサイド
膜１０４も少しエツチングされ、７［）部分が丸くなる
とともに、ポリシリコン膜１０３がアンダーカットなし
にエツチングされ、理想的な加工形状が得られる。
また、段差部分においても、第１図（＃）に示したよう
にシリサイドの残りがないため、ポリシリコン膜１０３
ｔ−エツチングした際には、ポリシリコンθ残りが発生
する確率は、従来の技術に比べてはるかに小さくなるし
、仮に、ポリシリコンの残りが発生した場合にも、エツ
チングをわずかに追加するだけで容易に除去できる。
にシリサイドの残りがないため、ポリシリコン膜１０３
ｔ−エツチングした際には、ポリシリコンθ残りが発生
する確率は、従来の技術に比べてはるかに小さくなるし
、仮に、ポリシリコンの残りが発生した場合にも、エツ
チングをわずかに追加するだけで容易に除去できる。
シリサイド膜およびポリシリコン膜の２層構造の駐瞳ま
たは配線を形成するに際し、上層のシリサイド膜のパタ
ーン？リフトオフした後に、前記シリサイド膜のパター
ン全マスクにして下層のポリシリコン膜ヲドライエッチ
ングするようにしたことにより、加工形状が理想的にな
るとともに、電極間または配線間の短絡の発生が甑端に
少なくすることができるという効果が得られた。
たは配線を形成するに際し、上層のシリサイド膜のパタ
ーン？リフトオフした後に、前記シリサイド膜のパター
ン全マスクにして下層のポリシリコン膜ヲドライエッチ
ングするようにしたことにより、加工形状が理想的にな
るとともに、電極間または配線間の短絡の発生が甑端に
少なくすることができるという効果が得られた。
第１図（α）〜ωは、本発明の半導体装置の製造方法全
油す工程断ｍ１図。 第２図０）〜＆）ｉ′ｉ、従来の技術による半導体装置
の製造方法を示す工程断面図。 １０１・・・半導体基板 １０２・・−二酸化ケイ素膜 １０３・ｅ・ポリシリコン膜 １０３１・・・ポリシリコン膜のエツチング残り１０４
・・・シリサイド膜 １０４１・・・シリサイド膜のエツチング残り１０５−
・・レジスト 以 上
油す工程断ｍ１図。 第２図０）〜＆）ｉ′ｉ、従来の技術による半導体装置
の製造方法を示す工程断面図。 １０１・・・半導体基板 １０２・・−二酸化ケイ素膜 １０３・ｅ・ポリシリコン膜 １０３１・・・ポリシリコン膜のエツチング残り１０４
・・・シリサイド膜 １０４１・・・シリサイド膜のエツチング残り１０５−
・・レジスト 以 上
Claims (1)
- 半導体基板上に、ポリシリコン膜およびシリサイド膜の
２層より成る電極または配線を形成する工程において、
半導体基板上の二酸化ケイ素膜上にポリシリコン膜を被
着する工程と、前記ポリシリコン膜上にレジストを塗布
し、露光・現像することにより電極または配線を形成し
たい部分のレジストのみを除去し、前記ポリシリコン膜
を部分的に露出させる工程と、前記ポリシリコン膜露出
部およびレジスト被ふく部の前面にシリサイド膜を被着
する工程と、前記レジストを完全除去することにより、
レジスト上に被着したシリサイド膜を除去し、前記ポリ
シリコン膜露出部上のシリサイド膜のみを残す工程と、
前記ポリシリコン膜をシリサイド膜に対して選択的にド
ライエッチングする工程を有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19913785A JPS6260237A (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19913785A JPS6260237A (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260237A true JPS6260237A (ja) | 1987-03-16 |
Family
ID=16402756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19913785A Pending JPS6260237A (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260237A (ja) |
-
1985
- 1985-09-09 JP JP19913785A patent/JPS6260237A/ja active Pending
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