JPH01282659A - エラー訂正書き込み機能を有する多数決回路 - Google Patents
エラー訂正書き込み機能を有する多数決回路Info
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- JPH01282659A JPH01282659A JP63111589A JP11158988A JPH01282659A JP H01282659 A JPH01282659 A JP H01282659A JP 63111589 A JP63111589 A JP 63111589A JP 11158988 A JP11158988 A JP 11158988A JP H01282659 A JPH01282659 A JP H01282659A
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 79
- 238000001514 detection method Methods 0.000 claims description 10
- 230000006870 function Effects 0.000 claims description 7
- 230000000694 effects Effects 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 235000006481 Colocasia esculenta Nutrition 0.000 description 1
- 240000004270 Colocasia esculenta var. antiquorum Species 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＮ個（Ｎ≧３なる奇数）のメモリの出力データ
を多数決してよシ信頼度の高いデータを出力する多数決
回路に９に！！＞、特に工２−発生時には、どのメモリ
にエラーが発生したかを検出する検出信号を用いて誤ま
ったデータを多数決後の正しいデータへ書き換えるエラ
ー訂正書き込み機能を有する多数決回路に関するもので
ある。
を多数決してよシ信頼度の高いデータを出力する多数決
回路に９に！！＞、特に工２−発生時には、どのメモリ
にエラーが発生したかを検出する検出信号を用いて誤ま
ったデータを多数決後の正しいデータへ書き換えるエラ
ー訂正書き込み機能を有する多数決回路に関するもので
ある。
従来の多数決回路の一例を第２図に示し説明する。
図において、１１，１２．１３は読み書きが制御可能な
メモリを含み、書き込み時には全く同一のデータを書き
込むメモリ回路、１４はこのメモリ回路１１，１２，１
３の読み書きを制御するメモリ制御信号発生回路である
。１５はメモリ回路Ｎ、１２゜１３の出力データを読み
込み、各データの一致。
メモリを含み、書き込み時には全く同一のデータを書き
込むメモリ回路、１４はこのメモリ回路１１，１２，１
３の読み書きを制御するメモリ制御信号発生回路である
。１５はメモリ回路Ｎ、１２゜１３の出力データを読み
込み、各データの一致。
不一致の数によシ多数決をと９、よシ一致数の多い値を
正常値として出力する多数決判定回路である。１Ｂ、１
７．１８はメモリ制御信号発生回路１４からの出力線で
、各メモリ回路Ｉｔ 、１２．１３の読み書きおよびそ
の動作状態を制御する制御信号線の集まシである。１９
．２０．２１はメモリ回路１１゜１２．１３のデータの
入出力をする入出力データ線の集まシであるデータバス
である。２２は多数決判定回路１５の出力データ線で、
各メモリ回路１１．１２．１３のデータバス１９，２０
．２１の多数決論理をとったあとのデータを出力する多
数決出力データパス、２３はそれぞれメモリ回路１１，
１２゜１３に対応する信号線で、多数決論理の結果、エ
ラーと判定されたメモリ回路のエラー判定情報を出力す
るエラー検出信号線の集まシである。
正常値として出力する多数決判定回路である。１Ｂ、１
７．１８はメモリ制御信号発生回路１４からの出力線で
、各メモリ回路Ｉｔ 、１２．１３の読み書きおよびそ
の動作状態を制御する制御信号線の集まシである。１９
．２０．２１はメモリ回路１１゜１２．１３のデータの
入出力をする入出力データ線の集まシであるデータバス
である。２２は多数決判定回路１５の出力データ線で、
各メモリ回路１１．１２．１３のデータバス１９，２０
．２１の多数決論理をとったあとのデータを出力する多
数決出力データパス、２３はそれぞれメモリ回路１１，
１２゜１３に対応する信号線で、多数決論理の結果、エ
ラーと判定されたメモリ回路のエラー判定情報を出力す
るエラー検出信号線の集まシである。
なお、この第２図に示す多数決回路では、Ｎ個（Ｎ≧３
なる奇数）のメモリ回路を有しているが、Ｎ≧５のとき
のメモリ回路１３からメモリＮ−１およびそれぞれのメ
モリ制御信号線データバスは図よシ省略されている。
なる奇数）のメモリ回路を有しているが、Ｎ≧５のとき
のメモリ回路１３からメモリＮ−１およびそれぞれのメ
モリ制御信号線データバスは図よシ省略されている。
上述したような構成となっているために、メモリ制御信
号発生回路１４がすべてのメモリ回路（図では１１．１
２．１３）の読み出し状態を指定した際には、多数決判
定回路１５が多数決論理をとることによシ）１個（ｎ
＜ Ｎ／２なる自然数）のメモリにエラーが発生してい
ても他の（Ｎ−ｎ）個の正しいメモリ回路のデータを出
力するため、信頼度の高いデータを出力することができ
る。
号発生回路１４がすべてのメモリ回路（図では１１．１
２．１３）の読み出し状態を指定した際には、多数決判
定回路１５が多数決論理をとることによシ）１個（ｎ
＜ Ｎ／２なる自然数）のメモリにエラーが発生してい
ても他の（Ｎ−ｎ）個の正しいメモリ回路のデータを出
力するため、信頼度の高いデータを出力することができ
る。
上述した従来の多数決回路では次のような課題があった
。
。
すなわち、あるメモリ回路Ｍがビット損傷やソフトエラ
ーによるデータエラが発生したときに多数決論理をとる
ことによシェラ−が検出され他の正しいメモリ回路の出
力データが正しく出力されるが、あるメモリ回路Ｍのそ
の部分のエラーは誤まった１まであるため長時間に亘っ
てそのままであったシ、放射線が多いなどのメモリのソ
フトエラーが発生しやすい環境では他のメモリの同じデ
ータにエラーが発生するため、多数決論理の結果が正し
くなくなるので、よシ高度の信頼性を維持するためＫは
、メモリ回路の総数Ｎを大きくとるか、エラー発生後に
正しいデータを外部回路から書き込まなければならない
という課題があった。
ーによるデータエラが発生したときに多数決論理をとる
ことによシェラ−が検出され他の正しいメモリ回路の出
力データが正しく出力されるが、あるメモリ回路Ｍのそ
の部分のエラーは誤まった１まであるため長時間に亘っ
てそのままであったシ、放射線が多いなどのメモリのソ
フトエラーが発生しやすい環境では他のメモリの同じデ
ータにエラーが発生するため、多数決論理の結果が正し
くなくなるので、よシ高度の信頼性を維持するためＫは
、メモリ回路の総数Ｎを大きくとるか、エラー発生後に
正しいデータを外部回路から書き込まなければならない
という課題があった。
本発明のエラー訂正書き込み機能を有する多数決回路は
、全く同一のデータを記憶しているＮ個（Ｎ≧３なる奇
数）のメモリ回路を鳴し、データを出力する際にはその
Ｎ個のメモリ回路のデータを多数決して出力することに
よシ）１個（ｎ＜’／ｚなる自然数）のメモリにエラー
が発生しても正しいデータを出力し、エラーが発生した
メモリがどれであったかを検出する機能を廟する多数決
回路において、多数決論理の結果あるメモリ回路にエラ
ーが発生したときそのエラーを通知するメモリエラー検
出信号を用いて多数決出力データバス以上のデータをラ
ッチし、各メモリのデータバスへこのラッチデータを出
力するデータラッチ・出力回路を設け、エラー検出時に
は多数決後の正しいデータがエラー検出信号をデータラ
ッチ信号として用いることにより、誤まったデータを記
憶しているメモリ回路へ正しいデータを書き込むように
したものである。
、全く同一のデータを記憶しているＮ個（Ｎ≧３なる奇
数）のメモリ回路を鳴し、データを出力する際にはその
Ｎ個のメモリ回路のデータを多数決して出力することに
よシ）１個（ｎ＜’／ｚなる自然数）のメモリにエラー
が発生しても正しいデータを出力し、エラーが発生した
メモリがどれであったかを検出する機能を廟する多数決
回路において、多数決論理の結果あるメモリ回路にエラ
ーが発生したときそのエラーを通知するメモリエラー検
出信号を用いて多数決出力データバス以上のデータをラ
ッチし、各メモリのデータバスへこのラッチデータを出
力するデータラッチ・出力回路を設け、エラー検出時に
は多数決後の正しいデータがエラー検出信号をデータラ
ッチ信号として用いることにより、誤まったデータを記
憶しているメモリ回路へ正しいデータを書き込むように
したものである。
本発明においては、あるメモリにエラーが検出されると
、多数決論理後のデータがエラーを発生したメモリ回路
へ書き込まれる。
、多数決論理後のデータがエラーを発生したメモリ回路
へ書き込まれる。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明によるエラー訂正書き込み機能を有する
多数決回路の一実施例を示すブロック図である。
多数決回路の一実施例を示すブロック図である。
図において、１．２．３は読み書きが制御可能なメモリ
を含み、書き込み時には全く同一のデータを書き込むメ
モリ回路、４はこのメモリ回路１゜２．３の読み書きを
制御するメモリ制御信号発生回路である。５はメモリ回
路１．２．３の出力データを読み込み、各データの一致
、不一致の数によシ多数決をとシ、よシ一致数の多い値
を正常値として出力する多数決判定回路である。
を含み、書き込み時には全く同一のデータを書き込むメ
モリ回路、４はこのメモリ回路１゜２．３の読み書きを
制御するメモリ制御信号発生回路である。５はメモリ回
路１．２．３の出力データを読み込み、各データの一致
、不一致の数によシ多数決をとシ、よシ一致数の多い値
を正常値として出力する多数決判定回路である。
６．７．８はメモリ制御４１伯号発生回路４からの出力
線で、メモリ回路１．２．３の読み書きおよびその動作
状態を制御する制御信号線の集まシである。９，１０．
１１はメモリ回路１，２．３のデータの入出力をする入
出力線の集まシであるデータバスである。１２は多数決
判定回路５の出力データ眸で、各メモリ回路１，２．３
のデータバス９゜１０．１１の多数決論理をとったあと
のデータを出力する多数決出力データパス、１３はそれ
ぞれのメモリ回路１．２．３に対応する信号線で、多数
決論理の結果、エラーと判定されたメモリ回路のエラー
判定情報を出力するメモリエラー検出信号線である。
線で、メモリ回路１．２．３の読み書きおよびその動作
状態を制御する制御信号線の集まシである。９，１０．
１１はメモリ回路１，２．３のデータの入出力をする入
出力線の集まシであるデータバスである。１２は多数決
判定回路５の出力データ眸で、各メモリ回路１，２．３
のデータバス９゜１０．１１の多数決論理をとったあと
のデータを出力する多数決出力データパス、１３はそれ
ぞれのメモリ回路１．２．３に対応する信号線で、多数
決論理の結果、エラーと判定されたメモリ回路のエラー
判定情報を出力するメモリエラー検出信号線である。
１４はメモリエラー検出信号線１３の工２−状態通知を
トリガ信号として、多数決出力データバス１２上のデー
タをラッチし、Ｎ個のメモリ回路へ正常データを出力す
ると同時に、メモリ制御信号発生回路４へ書き込みタイ
ミング指定線１５を介して書き込みタイミング信号を出
力するデータラッチ・出力回路で、このデータラッチ・
出力回路１４は多数決論理の結果あるメモリ回路にエラ
ーが発生したときそのエラーを通知するメモリエラー検
出信号を用いて多数決出力データバス上のデータをラッ
チし、各メモリのデータバスへこのラッチ出力を出力す
るように構成されている。
トリガ信号として、多数決出力データバス１２上のデー
タをラッチし、Ｎ個のメモリ回路へ正常データを出力す
ると同時に、メモリ制御信号発生回路４へ書き込みタイ
ミング指定線１５を介して書き込みタイミング信号を出
力するデータラッチ・出力回路で、このデータラッチ・
出力回路１４は多数決論理の結果あるメモリ回路にエラ
ーが発生したときそのエラーを通知するメモリエラー検
出信号を用いて多数決出力データバス上のデータをラッ
チし、各メモリのデータバスへこのラッチ出力を出力す
るように構成されている。
そして、エラー検出時には、多数決後の正しいデータが
エラー検出信号をデータラッチ信号として用いることに
より、誤まったデータを記憶しているメモリ回路へ正し
いデータを書き込むように構成されている。
エラー検出信号をデータラッチ信号として用いることに
より、誤まったデータを記憶しているメモリ回路へ正し
いデータを書き込むように構成されている。
このような回路構成となっているため、多数決判定回路
５にであるメモリ回路にエラーが検出されると、多数決
論理後のデータがエラーを発生したメモリ回路へ書き込
まれるので、エラーが発生しても速やか一訂正される。
５にであるメモリ回路にエラーが検出されると、多数決
論理後のデータがエラーを発生したメモリ回路へ書き込
まれるので、エラーが発生しても速やか一訂正される。
以上説’Ｍｌ、＆’ように本発明は、あるメモリに工２
ラーが検出されると、多数決論理後のデータが工、ｙ
７ｈタロ１３Ｅ、し尺ノモリロ踏へ習ぎ込ＩｎるＬ２に
することくよシ、エラーが発生しても速やかにエラーが
訂正されるため、よシー層データの信頼性が高くなる効
果がある。また、従来例と同一の出力データの信頼度を
期待する場合には、外部環境によってはメモリ回路の数
Ｎを小さくすることも可能である。
ラーが検出されると、多数決論理後のデータが工、ｙ
７ｈタロ１３Ｅ、し尺ノモリロ踏へ習ぎ込ＩｎるＬ２に
することくよシ、エラーが発生しても速やかにエラーが
訂正されるため、よシー層データの信頼性が高くなる効
果がある。また、従来例と同一の出力データの信頼度を
期待する場合には、外部環境によってはメモリ回路の数
Ｎを小さくすることも可能である。
さらに１各メモリ回路の電源供給源がそれぞれ独立して
いて、その電源回路が一時的に短絡した場合、その電源
の供給を受けていたあるメモリ回路Ｍではすべてのデー
タが消失してしまうが、本発明のような回路構成をとる
ことＫよシ、−通シすべてのデータを読み出せば、メモ
リ回路ＭＩＣも他のメモリ回路と全く同一のデータが書
き込まれる効果や、メモリへデータを書き込むときｋは
Ｎ／２以上のメモリ回路にだけデータを書き込めば、他
の未記入のメモリ回路へも同一のデータが書き込まれる
ためメモリへデータを書き込む時間の短縮化も図れるな
どの効果がある。
いて、その電源回路が一時的に短絡した場合、その電源
の供給を受けていたあるメモリ回路Ｍではすべてのデー
タが消失してしまうが、本発明のような回路構成をとる
ことＫよシ、−通シすべてのデータを読み出せば、メモ
リ回路ＭＩＣも他のメモリ回路と全く同一のデータが書
き込まれる効果や、メモリへデータを書き込むときｋは
Ｎ／２以上のメモリ回路にだけデータを書き込めば、他
の未記入のメモリ回路へも同一のデータが書き込まれる
ためメモリへデータを書き込む時間の短縮化も図れるな
どの効果がある。
第１図は本発明によるエラー訂正書き込み機能を有する
多数決回路の一実施例を示すブロック図、第２図は従来
の多数決回路の一例を示すブロック図である。 １〜３・・Φ・メモリ回路、４−・・ｅメモリ制御信号
発生回路、５・・・・多数決判定回路、１４・・・・デ
ータラッチΦ出力回路。
多数決回路の一実施例を示すブロック図、第２図は従来
の多数決回路の一例を示すブロック図である。 １〜３・・Φ・メモリ回路、４−・・ｅメモリ制御信号
発生回路、５・・・・多数決判定回路、１４・・・・デ
ータラッチΦ出力回路。
Claims (1)
- 全く同一のデータを記憶しているＮ個（Ｎ≧３なる奇数
）のメモリ回路を有し、データを出力する際にはそのＮ
個のメモリ回路のデータを多数決して出力することによ
り）１個（ｎ＜Ｎ／２なる自然数）のメモリエラーが発
生しても正しいデータを出力し、エラーが発生したメモ
リがどれであつたかを検出する機能を有する多数決回路
において、多数決論理の結果あるメモリ回路にエラーが
発生したときそのエラーを通知するメモリエラー検出信
号を用いて多数決出力データバス上のデータをラッチし
、各メモリのデータバスへこのラッチデータを出力する
データラッチ・出力回路を設け、エラー検出時には多数
決後の正しいデータがエラー検出信号をデータラッチ信
号として用いることにより、誤まつたデータを記憶して
いるメモリ回路へ正しいデータを書き込むようにしたこ
とを特徴とするエラー訂正書き込み機能を有する多数決
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111589A JPH01282659A (ja) | 1988-05-10 | 1988-05-10 | エラー訂正書き込み機能を有する多数決回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111589A JPH01282659A (ja) | 1988-05-10 | 1988-05-10 | エラー訂正書き込み機能を有する多数決回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01282659A true JPH01282659A (ja) | 1989-11-14 |
Family
ID=14565198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111589A Pending JPH01282659A (ja) | 1988-05-10 | 1988-05-10 | エラー訂正書き込み機能を有する多数決回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01282659A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683717A (ja) * | 1992-02-14 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | 大型耐故障不揮発性複数ポート・メモリー |
| JP2006221332A (ja) * | 2005-02-09 | 2006-08-24 | Fuji Photo Film Co Ltd | 半導体メモリ装置及び情報処理装置 |
| WO2008078355A1 (ja) * | 2006-12-22 | 2008-07-03 | Fujitsu Limited | メモリ回路、半導体装置及び情報処理装置並びにデータ書込み方法 |
| JP2011248654A (ja) * | 2010-05-27 | 2011-12-08 | Mitsutoyo Corp | 情報処理方法 |
| JP2012026377A (ja) * | 2010-07-26 | 2012-02-09 | Denso Corp | 噴射特性データのエラー検出装置 |
| JP2014174670A (ja) * | 2013-03-07 | 2014-09-22 | Hitachi Ulsi Systems Co Ltd | 半導体集積回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143656A (en) * | 1981-02-28 | 1982-09-04 | Matsushita Electric Works Ltd | Prom compensating circuit |
-
1988
- 1988-05-10 JP JP63111589A patent/JPH01282659A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143656A (en) * | 1981-02-28 | 1982-09-04 | Matsushita Electric Works Ltd | Prom compensating circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0683717A (ja) * | 1992-02-14 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | 大型耐故障不揮発性複数ポート・メモリー |
| JP2006221332A (ja) * | 2005-02-09 | 2006-08-24 | Fuji Photo Film Co Ltd | 半導体メモリ装置及び情報処理装置 |
| WO2008078355A1 (ja) * | 2006-12-22 | 2008-07-03 | Fujitsu Limited | メモリ回路、半導体装置及び情報処理装置並びにデータ書込み方法 |
| JP2011248654A (ja) * | 2010-05-27 | 2011-12-08 | Mitsutoyo Corp | 情報処理方法 |
| JP2012026377A (ja) * | 2010-07-26 | 2012-02-09 | Denso Corp | 噴射特性データのエラー検出装置 |
| JP2014174670A (ja) * | 2013-03-07 | 2014-09-22 | Hitachi Ulsi Systems Co Ltd | 半導体集積回路装置 |
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