JPH0498548A - アドレスデコーダ回路 - Google Patents
アドレスデコーダ回路Info
- Publication number
- JPH0498548A JPH0498548A JP21759390A JP21759390A JPH0498548A JP H0498548 A JPH0498548 A JP H0498548A JP 21759390 A JP21759390 A JP 21759390A JP 21759390 A JP21759390 A JP 21759390A JP H0498548 A JPH0498548 A JP H0498548A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- microprocessor
- output
- address decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサを使用したシステムに関
し、特に、アドレスデコーダ回路に関する。
し、特に、アドレスデコーダ回路に関する。
従来、この種のアドレスデコーダ回路は、アドレス信号
が確定し、かつ、リード信号またはライト信号が出力さ
れた時点でセレクト信号が出力されるか、もしくは同等
の機能になるようなシステム構成となっている。
が確定し、かつ、リード信号またはライト信号が出力さ
れた時点でセレクト信号が出力されるか、もしくは同等
の機能になるようなシステム構成となっている。
上述した従来のアドレスデコーダ回路では、アドレス信
号確定後に出力されるリード信号によってセレクト信号
が出力されるため、動作速度の遅い素子の場合には、マ
イクロプロセッサに対してウェイト信号を出力する必要
があり、システム全体の動作スピードが低下するという
欠点がある。
号確定後に出力されるリード信号によってセレクト信号
が出力されるため、動作速度の遅い素子の場合には、マ
イクロプロセッサに対してウェイト信号を出力する必要
があり、システム全体の動作スピードが低下するという
欠点がある。
また、ウェイト動作の不可能なマイクロプロセッサの場
合には、動作速度の速い素子を使用しなければならなく
なるという欠点がある。
合には、動作速度の速い素子を使用しなければならなく
なるという欠点がある。
本発明のアドレスデコーダ回路は、マイクロプロセッサ
のリード信号、ライト信号命令によりメモリにデータの
リード、ライト動作を行うシステムのアドレスデコーダ
回路において、マイクロプロセッサより出力されるリー
ド信号、ライト信号とは無関係に、メモリへのアドレス
信号が確定した時点でメモリへセレクト信号を出力する
機能を有している。
のリード信号、ライト信号命令によりメモリにデータの
リード、ライト動作を行うシステムのアドレスデコーダ
回路において、マイクロプロセッサより出力されるリー
ド信号、ライト信号とは無関係に、メモリへのアドレス
信号が確定した時点でメモリへセレクト信号を出力する
機能を有している。
本発明の実施例について図面に基づいて説明する。
第１図は本発明の一実施例のシステム構成図、第２図は
第１図の各信号のタイムチャートである。
第１図の各信号のタイムチャートである。
第１図、第２図において、本実施例のシステムは、マイ
クロプロセッサ１、アドレスデコーダ７、ＲＯＭ９より
構成されている。
クロプロセッサ１、アドレスデコーダ７、ＲＯＭ９より
構成されている。
マイクロプロセッサ１の出力であるアドレス確定信号６
、リード信号４、ライト信号５はアドレスデコーダ７に
入力される。
、リード信号４、ライト信号５はアドレスデコーダ７に
入力される。
アドレスデコーダ７よりセレクト信号８が出力され、Ｒ
ＯＭ９に接続される。
ＯＭ９に接続される。
二こで、マイクロプロセッサ１がＲＯＭ９のリード動作
をし、データ・バス３よりデータをリードする場合、ア
ドレスデコーダ７にリード信号４を出すと同時に、アド
レス確定信号６を出す。そして、第２図に示すように、
アドレスデコーダ７により、アドレス確定信号６が入力
された時点でセレクト信号８の出力をＯＮにし、リード
信号４がＯＦＦになった時点でセレクト信号８の出力を
ＯＦＦにする。ここで、アドレス・バス２は、マイクロ
プロセッサ１よりアドレス確定信号６が出された時点で
はオープンになっており、セレクト信号８の出力がＯＦ
Ｆになった時点ではクローズする。
をし、データ・バス３よりデータをリードする場合、ア
ドレスデコーダ７にリード信号４を出すと同時に、アド
レス確定信号６を出す。そして、第２図に示すように、
アドレスデコーダ７により、アドレス確定信号６が入力
された時点でセレクト信号８の出力をＯＮにし、リード
信号４がＯＦＦになった時点でセレクト信号８の出力を
ＯＦＦにする。ここで、アドレス・バス２は、マイクロ
プロセッサ１よりアドレス確定信号６が出された時点で
はオープンになっており、セレクト信号８の出力がＯＦ
Ｆになった時点ではクローズする。
また、第１図ではＲＯＭのアクセスを行っている場合に
ついて記載しているが他の素子においても同様である。
ついて記載しているが他の素子においても同様である。
例えば、マイクロプロセッサ１が他の素子にライト動作
を行う場合は、アドレスデコーダ７にライト信号５を出
すと同時に、アドレス確定信号６を出す。そして、第２
図に示すように、アドレスデコーダ７により、アドレス
確定信号６が入力された時点でライトするメモリ素子へ
のセレクト信号８の出力をＯＮにし、ライト信号５がＯ
ＦＦになった時点でセレクト信号８の出力をＯＦＦにす
る。ここで、アドレス・バス２は、上記のリード動作の
場合と同様、マイクロプロセッサ１よりアドレス確定信
号６が出された時点ではオープンになっており、セレク
ト信号８の出力がＯＦＦになった時点ではクローズする
。
を行う場合は、アドレスデコーダ７にライト信号５を出
すと同時に、アドレス確定信号６を出す。そして、第２
図に示すように、アドレスデコーダ７により、アドレス
確定信号６が入力された時点でライトするメモリ素子へ
のセレクト信号８の出力をＯＮにし、ライト信号５がＯ
ＦＦになった時点でセレクト信号８の出力をＯＦＦにす
る。ここで、アドレス・バス２は、上記のリード動作の
場合と同様、マイクロプロセッサ１よりアドレス確定信
号６が出された時点ではオープンになっており、セレク
ト信号８の出力がＯＦＦになった時点ではクローズする
。
以上説明したように本発明によれば、マイクロプロセッ
サより出力されるリード信号、ライト信号とは無関係に
、アドレス信号が確定した時点でセレクト信号を出力す
る機能を有するアドレスレコーダにすることにより、マ
イクロプロセッサよりリード信号が出力される前にＲＯ
Ｍに対するアクセスが出来、動作速度の遅いＲＯＭを使
用してもあウェイト動作を必要とせずにマイクロプロセ
ッサを動作させることが可能となりシステム全体の動作
スピードを速めることができるという効果がある。
サより出力されるリード信号、ライト信号とは無関係に
、アドレス信号が確定した時点でセレクト信号を出力す
る機能を有するアドレスレコーダにすることにより、マ
イクロプロセッサよりリード信号が出力される前にＲＯ
Ｍに対するアクセスが出来、動作速度の遅いＲＯＭを使
用してもあウェイト動作を必要とせずにマイクロプロセ
ッサを動作させることが可能となりシステム全体の動作
スピードを速めることができるという効果がある。
第１図は本発明の一実施例のシステム構成図、第２図は
第１図の各信号のタイムチャートである。 １・・・マイクロプロセッサ、２・・・アドレス・バス
、３・・・データ・バス、４・・・リード信号、５・・
・ライト信号、６・・・アドレス確定信号、７・・・ア
ドレスデコーダ、８・・・セレクト信号、９・・・ＲＯ
Ｍ。
第１図の各信号のタイムチャートである。 １・・・マイクロプロセッサ、２・・・アドレス・バス
、３・・・データ・バス、４・・・リード信号、５・・
・ライト信号、６・・・アドレス確定信号、７・・・ア
ドレスデコーダ、８・・・セレクト信号、９・・・ＲＯ
Ｍ。
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサのリード信号、ライト信号命令によ
りメモリにデータのリード、ライト動作を行うシステム
のアドレスデコーダ回路において、 前記マイクロプロセッサより出力される前記リード信号
、前記ライト信号とは無関係に、前記メモリへのアドレ
ス信号が確定した時点で前記メモリへセレクト信号を出
力する機能を有することを特徴とするアドレスデコーダ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21759390A JPH0498548A (ja) | 1990-08-17 | 1990-08-17 | アドレスデコーダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21759390A JPH0498548A (ja) | 1990-08-17 | 1990-08-17 | アドレスデコーダ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498548A true JPH0498548A (ja) | 1992-03-31 |
Family
ID=16706729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21759390A Pending JPH0498548A (ja) | 1990-08-17 | 1990-08-17 | アドレスデコーダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498548A (ja) |
-
1990
- 1990-08-17 JP JP21759390A patent/JPH0498548A/ja active Pending
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