JPH01283659A - データ転送制御方法 - Google Patents
データ転送制御方法Info
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- JPH01283659A JPH01283659A JP63113751A JP11375188A JPH01283659A JP H01283659 A JPH01283659 A JP H01283659A JP 63113751 A JP63113751 A JP 63113751A JP 11375188 A JP11375188 A JP 11375188A JP H01283659 A JPH01283659 A JP H01283659A
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- JP
- Japan
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- transfer
- data
- register
- count
- memory
- Prior art date
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- Granted
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ転送制御方法に係り、特に直接メモリア
クセス制御回路（以下ＤＭＡコントローラという）を用
いてコンピュータ内のメモリと周辺機器の通信回線との
間のデータ転送又は光ディスクやＨＤＤなどのデータ転
送をｒｌｌｌｌｌするデータ転送制御方法に関する。
クセス制御回路（以下ＤＭＡコントローラという）を用
いてコンピュータ内のメモリと周辺機器の通信回線との
間のデータ転送又は光ディスクやＨＤＤなどのデータ転
送をｒｌｌｌｌｌするデータ転送制御方法に関する。
従来の技術
第２図は直接メモリアクセス制御回路（以下Ｉ ＤＭＡ
コントローラ」という）２を用いてＳＣ３Ｉ （ｓｍａ
ｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ １ｎｔｅｒｆ
ａｃｅ ）バス６とメモリ１との間のデータ転送を行う
装置のブロック図を示す、ＤＭＡ （ダイレクト・メモ
リ・アクセス）は中央処理回路（ＩＸ下ＣＰＵという）
４の介入なしでシステムバスを利用してメモリや入出力
装置間で直接にデータの転送を行う方式であり、ＣＰＵ
４を介してデータの転送を行う場合に比べて転送速度が
大幅に向上する。ＤＭＡコントＯ−ラ２はこのＤＭＡ転
送動作を制御する。また５Ｃ８Ｉバス６はメモリ１から
転送されたデータが正しく転送されたことを確認するた
めの手段を持つことを特徴とし、５Ｃ３Ｉコントローラ
５によって１ｌＪｉｌｌされる。
コントローラ」という）２を用いてＳＣ３Ｉ （ｓｍａ
ｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ １ｎｔｅｒｆ
ａｃｅ ）バス６とメモリ１との間のデータ転送を行う
装置のブロック図を示す、ＤＭＡ （ダイレクト・メモ
リ・アクセス）は中央処理回路（ＩＸ下ＣＰＵという）
４の介入なしでシステムバスを利用してメモリや入出力
装置間で直接にデータの転送を行う方式であり、ＣＰＵ
４を介してデータの転送を行う場合に比べて転送速度が
大幅に向上する。ＤＭＡコントＯ−ラ２はこのＤＭＡ転
送動作を制御する。また５Ｃ８Ｉバス６はメモリ１から
転送されたデータが正しく転送されたことを確認するた
めの手段を持つことを特徴とし、５Ｃ３Ｉコントローラ
５によって１ｌＪｉｌｌされる。
ＤＭＡコントローラ２の内部には、ワーキングカウント
レジスタ（Ｗｏｒｋｉｎｇ Ｃｏｕｎｔ Ｒｅｇｉｓｔ
ｅｒ；以下ＷＣレジスタと略記する）２ａ１カレントア
ドレスレジスタ（Ｃｕｒｒｅｎｔ Ａｄｄｒｅｓｓ Ｒ
ｅｇｉｓｔｅｒ；以下ＣＡレジスタと略記する）２ｂ及
びマスターコントロールレジスタ（Ｍａｓｔｅｒ Ｃｏ
ｎｔｒｏｌ Ｒｅａｉｓｔｅｒ：以下ＭＣレジスタと略
記する）２ｃがある。ＷＣレジスタ２ａは、メモリ１か
ら転送を希望するバイト数が設定されメモリ１より１バ
イト読み出されると１だけデクリメントされ、ゼロとな
るとメモリ１よりの読み出しを終了する。ＣＡレジスタ
２ｂはメモリ１から読み出すデータの先頭番地を設定し
メモリ１から１バイトのデータが読み出されると１だけ
インクリメントされ次に読み出すアドレスを指定する。
レジスタ（Ｗｏｒｋｉｎｇ Ｃｏｕｎｔ Ｒｅｇｉｓｔ
ｅｒ；以下ＷＣレジスタと略記する）２ａ１カレントア
ドレスレジスタ（Ｃｕｒｒｅｎｔ Ａｄｄｒｅｓｓ Ｒ
ｅｇｉｓｔｅｒ；以下ＣＡレジスタと略記する）２ｂ及
びマスターコントロールレジスタ（Ｍａｓｔｅｒ Ｃｏ
ｎｔｒｏｌ Ｒｅａｉｓｔｅｒ：以下ＭＣレジスタと略
記する）２ｃがある。ＷＣレジスタ２ａは、メモリ１か
ら転送を希望するバイト数が設定されメモリ１より１バ
イト読み出されると１だけデクリメントされ、ゼロとな
るとメモリ１よりの読み出しを終了する。ＣＡレジスタ
２ｂはメモリ１から読み出すデータの先頭番地を設定し
メモリ１から１バイトのデータが読み出されると１だけ
インクリメントされ次に読み出すアドレスを指定する。
またＭＣレジスタはメモリ１からのデータ転送の開始及
び終了を指示するものであり、ＣＰＵ４がＩＨ（１６進
数の１を示す。以下同様）と磨ぎ込むことにより、ＤＭ
Ａ動作が開始され、ＣＰＵ４が０と書き込むとＤＭＡ動
作が停止する。ＷＣレジスタ２ａがゼロとなって転送が
終了した場合にはＤＭＡコントローラ２自身がこのＭＣ
レジスタ２Ｇに０と書き込む。
び終了を指示するものであり、ＣＰＵ４がＩＨ（１６進
数の１を示す。以下同様）と磨ぎ込むことにより、ＤＭ
Ａ動作が開始され、ＣＰＵ４が０と書き込むとＤＭＡ動
作が停止する。ＷＣレジスタ２ａがゼロとなって転送が
終了した場合にはＤＭＡコントローラ２自身がこのＭＣ
レジスタ２Ｇに０と書き込む。
一方、５Ｃ８Ｉコントローラ５の内部にはトランスファ
カウントレジスタ（Ｔｒａｎｓｆｅｒ ＣｏｕｎｔＲｅ
ｇｉｓｔｅｒ ： Ｔ Ｃレジスタと略記する）５ａ１
コマンドレジスタ（Ｃｏｓｕｉａｎｄ Ｒｅｇｉｓｔｅ
ｒ： Ｃレジスタと略記する）５ｂ１及びｓｃｓ ｉス
テータスレジスタ（５ＣＳＩ ５ｔａｔｕｓ Ｒｅｇｉ
ｓｔｅｒ ： Ｓ Ｓレジスタと略記する）５ｃがある
。ＴＣレジスタ５ａは転送を希望するバイト数（ＷＣレ
ジスタ２ａに設定されるバイト数と一致する）が設定さ
れＳＣ８Ｉバス６より１バイト転送されると１だけデク
リメントされ、ゼロとなった時点で転送を終了する。Ｃ
レジスタ５ｂは５Ｃ３Ｉバスの転送開始を指示し、ＣＰ
Ｕ４が０８Ｈと書ぎ込むことにより転送を開始させる。
カウントレジスタ（Ｔｒａｎｓｆｅｒ ＣｏｕｎｔＲｅ
ｇｉｓｔｅｒ ： Ｔ Ｃレジスタと略記する）５ａ１
コマンドレジスタ（Ｃｏｓｕｉａｎｄ Ｒｅｇｉｓｔｅ
ｒ： Ｃレジスタと略記する）５ｂ１及びｓｃｓ ｉス
テータスレジスタ（５ＣＳＩ ５ｔａｔｕｓ Ｒｅｇｉ
ｓｔｅｒ ： Ｓ Ｓレジスタと略記する）５ｃがある
。ＴＣレジスタ５ａは転送を希望するバイト数（ＷＣレ
ジスタ２ａに設定されるバイト数と一致する）が設定さ
れＳＣ８Ｉバス６より１バイト転送されると１だけデク
リメントされ、ゼロとなった時点で転送を終了する。Ｃ
レジスタ５ｂは５Ｃ３Ｉバスの転送開始を指示し、ＣＰ
Ｕ４が０８Ｈと書ぎ込むことにより転送を開始させる。
ＳＳレジスタ５Ｃは５Ｃ８Ｉバスの状態を示すレジスタ
であり、例えば後述するＳＤＰが送られてくるとＳＳレ
ジスタ５Ｃは２１ＨとなってＣＰｔＪ４に割り込みをか
ける。
であり、例えば後述するＳＤＰが送られてくるとＳＳレ
ジスタ５Ｃは２１ＨとなってＣＰｔＪ４に割り込みをか
ける。
ＳＣ８Ｉパス６には、データをどこまで転送したかを確
認するための手段が備わっている。これはデータを転送
中にＳＣ３Ｉバス６を介してセーブデータポインタメツ
セージ（Ｓａｖｅ Ｄａｔａ ＰｏｉｎｔｅｒＭｅｓｓ
ａｇｅ ： Ｓ Ｄ Ｐと略記する）を５Ｃ３Ｉ：］コ
ントローラに送り返し、そこまでのデータはバリティヂ
エツクするなどの結果正しく転送されたことを示すもの
である。
認するための手段が備わっている。これはデータを転送
中にＳＣ３Ｉバス６を介してセーブデータポインタメツ
セージ（Ｓａｖｅ Ｄａｔａ ＰｏｉｎｔｅｒＭｅｓｓ
ａｇｅ ： Ｓ Ｄ Ｐと略記する）を５Ｃ３Ｉ：］コ
ントローラに送り返し、そこまでのデータはバリティヂ
エツクするなどの結果正しく転送されたことを示すもの
である。
転送途中に５Ｃ８Ｉバス６を通じてＳＤＲが送られて来
ると５Ｃ３Ｉコントローラ５はＳＳレジスタの値を２１
８として（第３図ステップＳ＋）ＣＰＵ４に割り込みを
かける。これによってＣＰＵ４は５ｃｓｔコントローラ
５の転送動作を停止させる。第３図はこの後の動作のフ
ローチャートを示す。ステップ２（以下８２等と略記す
る）において、ＣＰＵ４がＭＣレジスタに０と１いてＤ
ＭＡコントローラ２を停止させる。次に８３でＣＡレジ
スタ及びＷＣレジスタの値を退避させる。
ると５Ｃ３Ｉコントローラ５はＳＳレジスタの値を２１
８として（第３図ステップＳ＋）ＣＰＵ４に割り込みを
かける。これによってＣＰＵ４は５ｃｓｔコントローラ
５の転送動作を停止させる。第３図はこの後の動作のフ
ローチャートを示す。ステップ２（以下８２等と略記す
る）において、ＣＰＵ４がＭＣレジスタに０と１いてＤ
ＭＡコントローラ２を停止させる。次に８３でＣＡレジ
スタ及びＷＣレジスタの値を退避させる。
これはその時までのデータは正常に転送されたという証
拠を残すためである。その後Ｓ４でＭＣレジスタに１を
書き込んでＤＭＡコントローラを動作させＤＭＡ動作を
再開する。最後にＳｓにおいてコマンドレジスタに０８
８と書ぎ込んで５Ｃ８Ｉコントローラを動作させ５Ｃ８
Ｉバス６による転送を再開する。
拠を残すためである。その後Ｓ４でＭＣレジスタに１を
書き込んでＤＭＡコントローラを動作させＤＭＡ動作を
再開する。最後にＳｓにおいてコマンドレジスタに０８
８と書ぎ込んで５Ｃ８Ｉコントローラを動作させ５Ｃ８
Ｉバス６による転送を再開する。
発明が解決しようとする課題
しかしながら、第３図に示す方法でデータの転送を行う
と、以下のような問題が発生する。すなわち、ＤＭＡコ
ントローラ２がメモリ１よりデータを読み出した後、５
Ｃ８Ｉパス６がまだそのデータを転送していない時点で
第３図の８１の動作が行われデータの転送が中断される
と、ＤＭＡコントローラ２の中のＷＣレジスタ２ａ及び
ＣＡレジスタ２ｂは夫々デクリメント、インクリメント
されているにも拘らず５ｃｓｒコントローラ４の中のＴ
Ｃレジスタ５ａは今だにデクリメントされていない。
と、以下のような問題が発生する。すなわち、ＤＭＡコ
ントローラ２がメモリ１よりデータを読み出した後、５
Ｃ８Ｉパス６がまだそのデータを転送していない時点で
第３図の８１の動作が行われデータの転送が中断される
と、ＤＭＡコントローラ２の中のＷＣレジスタ２ａ及び
ＣＡレジスタ２ｂは夫々デクリメント、インクリメント
されているにも拘らず５ｃｓｒコントローラ４の中のＴ
Ｃレジスタ５ａは今だにデクリメントされていない。
したがってこの後データの転送を引き続いて行うとＷＣ
レジスタ２ａＳＣＡレジスタ２ｂとＴＣレジスタ５ａと
の間のカウント数がずれてしまい、ＤＭＡコントローラ
２の動作が終了した時点でもＳＣ８Ｉコントローラ５の
動作は終了していないことになる。この結果データが画
像データである場合には画面上に表示される画像がずれ
てしまうことになる。またコンピュータのデータを転送
する場合には、次の転送の時に前回転送すべきだったデ
ータがメモリ１中に残っているなどの不都合が生じる。
レジスタ２ａＳＣＡレジスタ２ｂとＴＣレジスタ５ａと
の間のカウント数がずれてしまい、ＤＭＡコントローラ
２の動作が終了した時点でもＳＣ８Ｉコントローラ５の
動作は終了していないことになる。この結果データが画
像データである場合には画面上に表示される画像がずれ
てしまうことになる。またコンピュータのデータを転送
する場合には、次の転送の時に前回転送すべきだったデ
ータがメモリ１中に残っているなどの不都合が生じる。
特に、１転送単位が複数ワード分のデータのブリフエッ
ヂを伴うＤＭＡコントローラを用いてデータの転送を行
う場合には、１回の転送の中断で更に大きなずれが生じ
ることとなり、種々の不都合が生じるという問題点があ
った。
ヂを伴うＤＭＡコントローラを用いてデータの転送を行
う場合には、１回の転送の中断で更に大きなずれが生じ
ることとなり、種々の不都合が生じるという問題点があ
った。
本発明は、上記の点に鑑みてなされたものであり、転送
の途中に中断があった場合にもメモリからのデータの読
み出しとデータの転送との間にずれを生じることのない
データ転送制御方法を提供することを目的とする。
の途中に中断があった場合にもメモリからのデータの読
み出しとデータの転送との間にずれを生じることのない
データ転送制御方法を提供することを目的とする。
課題を解決するための手段
本発明には、中央処理回路及び直接メモリアクセス１１
１１ｗ回路を用いてメモリと通信回線との間のデータ転
送を制御するデータ転送制御方法であって、データ転送
開始前に、前記直接メモリアクセスυＩｉ１回路内にあ
って前記メモリから１転送単位のデータの読み出し又は
書き込みが行なわれると１だけデクリメントされる第１
のカウントレジスタに希望する転送バイト数を設定し、
前記直接メモリアクセス制御回路内にあって前記メモリ
から１転送単位のデータの読み出し又は書ぎ込みが行な
われると１だけインクリメントされて次にアクセスされ
るアドレスを示す第２のカウンタにデータの転送開始ア
ドレスの値を設定し、通信回線の動作を制御する通信回
線制御回路内にあって前記メモリに書き込まれ又は読み
出される１転送単位のデータが通信回線によって転送さ
れると１だけデクリメントされる第３のカウントレジス
タに転送バイト数を設定し、前記中央処理回路に転送バ
イト数及び転送開始アドレスの値の初期値を記憶させた
後データ転送を開始し、データ転送開始後にデータ転送
を中断した時は、転送バイト数及び転送開始アドレスの
値の初期値とデータ転送を中断した時点での第１乃至第
３のレジスタの値より、中央処理回路によって第１及び
第２のレジスタの正しい値を算出し、第１及び第２のレ
ジスタに再設定する。
１１ｗ回路を用いてメモリと通信回線との間のデータ転
送を制御するデータ転送制御方法であって、データ転送
開始前に、前記直接メモリアクセスυＩｉ１回路内にあ
って前記メモリから１転送単位のデータの読み出し又は
書き込みが行なわれると１だけデクリメントされる第１
のカウントレジスタに希望する転送バイト数を設定し、
前記直接メモリアクセス制御回路内にあって前記メモリ
から１転送単位のデータの読み出し又は書ぎ込みが行な
われると１だけインクリメントされて次にアクセスされ
るアドレスを示す第２のカウンタにデータの転送開始ア
ドレスの値を設定し、通信回線の動作を制御する通信回
線制御回路内にあって前記メモリに書き込まれ又は読み
出される１転送単位のデータが通信回線によって転送さ
れると１だけデクリメントされる第３のカウントレジス
タに転送バイト数を設定し、前記中央処理回路に転送バ
イト数及び転送開始アドレスの値の初期値を記憶させた
後データ転送を開始し、データ転送開始後にデータ転送
を中断した時は、転送バイト数及び転送開始アドレスの
値の初期値とデータ転送を中断した時点での第１乃至第
３のレジスタの値より、中央処理回路によって第１及び
第２のレジスタの正しい値を算出し、第１及び第２のレ
ジスタに再設定する。
作用
第１のカウントレジスタに希望する転送バイト数を設定
し、第２のカウントレジスタにデータの転送開始アドレ
スの値の初期値を設定し、第３のカウントレジスタに上
記第１のカウントレジスタと同数の転送バイト数を設定
すると、中央処理回路にはこれら転送バイト数及びデー
タの転送開始アドレスの値の初期値が保持される。
し、第２のカウントレジスタにデータの転送開始アドレ
スの値の初期値を設定し、第３のカウントレジスタに上
記第１のカウントレジスタと同数の転送バイト数を設定
すると、中央処理回路にはこれら転送バイト数及びデー
タの転送開始アドレスの値の初期値が保持される。
データの転送が開始されメモリより１転送単位のデータ
が読み出されると、第１のカウントレジスタは１だけデ
クリメントされ第２のカウントレジスタは１だけインク
リメントされる。またこの１転送単位のデータが通信回
線を介して転送されると第３のカウントレジスタは１だ
けデクリメントされる。
が読み出されると、第１のカウントレジスタは１だけデ
クリメントされ第２のカウントレジスタは１だけインク
リメントされる。またこの１転送単位のデータが通信回
線を介して転送されると第３のカウントレジスタは１だ
けデクリメントされる。
メモリよりデータが読み出された直後にデータの転送が
中断されると、第１のカウントレジスタはデクリメント
され第２のカウントレジスタはインクリメントされるが
、データはまだ通信回線に転送されていないため第３の
カウントレジスタはデクリメントされない。この時中央
処理回路は、予め保持していた上記転送バイト数及びデ
ータの転送開始アドレスの値の初期値と第１乃至第３の
カウントレジスタの値より、第１及び第２のカウントレ
ジスタの正しい値を求め、第１及び第２のカウントレジ
スタに再設定する。
中断されると、第１のカウントレジスタはデクリメント
され第２のカウントレジスタはインクリメントされるが
、データはまだ通信回線に転送されていないため第３の
カウントレジスタはデクリメントされない。この時中央
処理回路は、予め保持していた上記転送バイト数及びデ
ータの転送開始アドレスの値の初期値と第１乃至第３の
カウントレジスタの値より、第１及び第２のカウントレ
ジスタの正しい値を求め、第１及び第２のカウントレジ
スタに再設定する。
実施例
第１図は本発明方法の一実施例のフローチャートを示す
。同図の動作プログラムは第２の中央処理回路（以下Ｃ
ＰＵという）４中に内蔵され、このブＯグラムを実行す
る回路は第２図に示すものと同様である。
。同図の動作プログラムは第２の中央処理回路（以下Ｃ
ＰＵという）４中に内蔵され、このブＯグラムを実行す
る回路は第２図に示すものと同様である。
ＣＰＬＪ４は第１のカウントレジスタであるＷＣレジス
タ２ａ、第２のカウントレジスタであるＣＡレジスタ２
ｂ及び第３のカウントレジスタであるＴＣレジスタ５ａ
に設定された初期値１ｗｃ。
タ２ａ、第２のカウントレジスタであるＣＡレジスタ２
ｂ及び第３のカウントレジスタであるＴＣレジスタ５ａ
に設定された初期値１ｗｃ。
Ｉｃ＾、ｌｙｅを内部の記憶領域に保持する。
第１図においてＳｕ 、ＳＬ２は第３図のＳ＋。
Ｓ２と同様であり、次の８１３〜Ｓ６が本発明の主要部
となる。メモリ１より１バイトのデータが読み出された
直後にデータの転送が中断されると、ＷＣレジタ２ａは
デクリメントされＣＡレジスタ２ｂはインクリメントさ
れるが、丁Ｃレジスタ５ａはいまだにデクリメントされ
ない。しかしデータはまだ５Ｃ３Ｉバス６を介して転送
されていないのであるから、デクリメントされていない
ＴＣレジスタ５ａの値が正しい値となっている。
となる。メモリ１より１バイトのデータが読み出された
直後にデータの転送が中断されると、ＷＣレジタ２ａは
デクリメントされＣＡレジスタ２ｂはインクリメントさ
れるが、丁Ｃレジスタ５ａはいまだにデクリメントされ
ない。しかしデータはまだ５Ｃ３Ｉバス６を介して転送
されていないのであるから、デクリメントされていない
ＴＣレジスタ５ａの値が正しい値となっている。
以上のことからＳ１３においてこの“［Ｃレジスタ５ａ
の値（これをＣＴＣとする）をＣＰＵＪ内に読み込む。
の値（これをＣＴＣとする）をＣＰＵＪ内に読み込む。
次に＄−において、ＣＰＵ内に予め保持された上記１ｗ
ｃ、ＩＣＡ、ＩｒｃとＣｒｃよりＷＣレジスタ２ａ及び
ＣＡレジスタ２ｂの現在の正しい値ＣＷＣ，ＯＣＡを算
出する。これらの値は、データの転送が中断される以前
に５Ｃ８Ｉバス６を介して転送されたデータのバイト数
がＩＴＣ−ＣＴＣであることから Ｃｗｃ ＝Ｉｖｃ −（ＩＴＣ−ＣＴＣ） （１
）ＣｃＡ＝Ｉｃ＾＋（ＩＴＣ−ＣＴＣ） ［Ｆ］
を実行することにより求められる。このようにして求め
られたＣＷＣ，ＣＣＡはＣＰＬＩ４内に一時的に退避さ
れる６ＳＩｓではＳ１４で求めたＣｗｃ。
ｃ、ＩＣＡ、ＩｒｃとＣｒｃよりＷＣレジスタ２ａ及び
ＣＡレジスタ２ｂの現在の正しい値ＣＷＣ，ＯＣＡを算
出する。これらの値は、データの転送が中断される以前
に５Ｃ８Ｉバス６を介して転送されたデータのバイト数
がＩＴＣ−ＣＴＣであることから Ｃｗｃ ＝Ｉｖｃ −（ＩＴＣ−ＣＴＣ） （１
）ＣｃＡ＝Ｉｃ＾＋（ＩＴＣ−ＣＴＣ） ［Ｆ］
を実行することにより求められる。このようにして求め
られたＣＷＣ，ＣＣＡはＣＰＬＩ４内に一時的に退避さ
れる６ＳＩｓではＳ１４で求めたＣｗｃ。
ＯＣＡを正しい値としてＷＣレジスタ２ａ、ＣＡレジス
タ２ｂに大々再設定する。
タ２ｂに大々再設定する。
以下ＳＩ６． Ｓｙ 、Ｓｕ＋は第３図の３４ 、 Ｓ
ｓ 。
ｓ 。
Ｓｓと同様テアリ、ＤＭＡ動作、５Ｃ８ＩｖＪ作が再開
されることとなる。
されることとなる。
以上のようにすることにより転送時のＷＣレジスタ２ａ
、ＣＡレジスタ２ｂとＴＣレジスタ５ａの値のずれを防
止し得るだけでなくどこまで転送したのかを正確に知る
ことができる。
、ＣＡレジスタ２ｂとＴＣレジスタ５ａの値のずれを防
止し得るだけでなくどこまで転送したのかを正確に知る
ことができる。
なお、本実施例では１バイトのデータを１転送単位とし
てメモリ１より読み出し、５Ｃ３Ｉバス６を介して転送
する例を示したが、本発明はこれに限るものではなく、
例えば数ワード分のデータを１度に読み出して転送する
ブリフェッチ型のＤＭＡコントローラのように任意のデ
ータ１を１転送単位とする場合にも適用でき、しかも１
転送単位のデータ量が大きい程（例えば数バイトを１転
送単位とする）上記カウントレジスタのカウントのずれ
の影響が大きいことから、本発明を適用した場合の効果
が大ぎくなる。
てメモリ１より読み出し、５Ｃ３Ｉバス６を介して転送
する例を示したが、本発明はこれに限るものではなく、
例えば数ワード分のデータを１度に読み出して転送する
ブリフェッチ型のＤＭＡコントローラのように任意のデ
ータ１を１転送単位とする場合にも適用でき、しかも１
転送単位のデータ量が大きい程（例えば数バイトを１転
送単位とする）上記カウントレジスタのカウントのずれ
の影響が大きいことから、本発明を適用した場合の効果
が大ぎくなる。
また、本実施例では通信回線として５Ｃ８Ｉパス６を用
いた場合を説明したが、これに限られることはなく、Ｓ
ＤＰ或いはこれに相当する機能を有するものであれば伯
の通信回線であっても同様に適用することができる。
いた場合を説明したが、これに限られることはなく、Ｓ
ＤＰ或いはこれに相当する機能を有するものであれば伯
の通信回線であっても同様に適用することができる。
更に、本実施例ではメモリからデータを読み出して通信
回線に供給される例を示したが、通信回線からメモリへ
データを書き込む場合にも同様に適用することができる
。
回線に供給される例を示したが、通信回線からメモリへ
データを書き込む場合にも同様に適用することができる
。
発明の効果
上述の如く、本発明によれば、データの転送中に一時的
に転送を中断した場合であっても、メモリからの読み出
しのカウントとデータ転送のカウントとの間にずれを生
じることはなく正確に転送が行い得ると同時に、データ
をどこまで転送したのかを正確に知ることができ、更に
ブリフェッチタイプのＤＭＡコントローラのように数ワ
ード分を一度に読み出して転送を行うＤＭＡコントロ−
ラを用いた装ｄに本発明を適用すれば、上記メモリから
の読み出しのカウントとデータ転送のカラン１−の間に
ずれが生じないことの効果がより大きくなるという特長
を有する。
に転送を中断した場合であっても、メモリからの読み出
しのカウントとデータ転送のカウントとの間にずれを生
じることはなく正確に転送が行い得ると同時に、データ
をどこまで転送したのかを正確に知ることができ、更に
ブリフェッチタイプのＤＭＡコントローラのように数ワ
ード分を一度に読み出して転送を行うＤＭＡコントロ−
ラを用いた装ｄに本発明を適用すれば、上記メモリから
の読み出しのカウントとデータ転送のカラン１−の間に
ずれが生じないことの効果がより大きくなるという特長
を有する。
第１図は本発明の一実施例のフローチャート、第２図は
ＤＭＡコントローラ、５ｃｓｒバスを用いたデータ転送
を行う装置のブロック図、第３図は従来のデータ転送制
御方法の一例の手順を示すフ０−ヂャートである。 １・・・メモリ、２・・・ＤＭＡコントローラ、２ａ・
・・ＷＣレジスタ、２ｂ・・・ＣＡレジスタ、２Ｃ−・
・ＭＣレジスタ、３・・・データバス、４・・・ＣＰＵ
、５・・・５Ｃ８Ｉコントローラ、５ａ・・・ＴＣレジ
スタ、５ｂ・・・Ｃレジスタ、５Ｃ・・・ＳＳレジスタ
、６・・・５Ｃ８Ｉバス。 第１図 第２図 ？ ５ＣＳＩｌ′Ｃス 第３図
ＤＭＡコントローラ、５ｃｓｒバスを用いたデータ転送
を行う装置のブロック図、第３図は従来のデータ転送制
御方法の一例の手順を示すフ０−ヂャートである。 １・・・メモリ、２・・・ＤＭＡコントローラ、２ａ・
・・ＷＣレジスタ、２ｂ・・・ＣＡレジスタ、２Ｃ−・
・ＭＣレジスタ、３・・・データバス、４・・・ＣＰＵ
、５・・・５Ｃ８Ｉコントローラ、５ａ・・・ＴＣレジ
スタ、５ｂ・・・Ｃレジスタ、５Ｃ・・・ＳＳレジスタ
、６・・・５Ｃ８Ｉバス。 第１図 第２図 ？ ５ＣＳＩｌ′Ｃス 第３図
Claims (1)
- 【特許請求の範囲】 中央処理回路及び直接メモリアクセス制御回路を用いて
メモリと通信回線との間のデータ転送を制御するデータ
転送制御方法であつて、 データ転送開始前に、前記直接メモリアクセス制御回路
内にあつて前記メモリから１転送単位のデータの読み出
し又は書き込みが行なわれると１だけデクリメントされ
る第１のカウントレジスタに希望する転送バイト数を設
定し、 前記直接メモリアクセス制御回路内にあつて前記メモリ
から１転送単位のデータの読み出し又は書き込みが行な
われると１だけインクリメントされて次にアクセスされ
るアドレスを示す第２のカウントレジスタにデータの転
送開始アドレスの値を設定し、 通信回線の動作を制御する通信回線制御回路内にあつて
前記メモリに書き込まれ又は読み出される１転送単位の
データが該通信回線によつて転送されると１だけデクリ
メントされる第３のカウントレジスタに該転送バイト数
を設定し、前記中央処理回路に該転送バイト数及び該転
送開始アドレスの値の前期値を記憶させた後データ転送
を開始し、 データ転送開始後にデータ転送を中断した時は、該転送
バイト数及び該転送開始アドレスの値の初期値とデータ
転送を中断した時点での該第１乃至第３のレジスタの値
より、該中央処理回路によつて該第１及び第２のレジス
タの正しい値を算出し、該第１及び第２のレジスタに再
設定することを特徴とするデータ転送制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113751A JPH01283659A (ja) | 1988-05-11 | 1988-05-11 | データ転送制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63113751A JPH01283659A (ja) | 1988-05-11 | 1988-05-11 | データ転送制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01283659A true JPH01283659A (ja) | 1989-11-15 |
| JPH0561668B2 JPH0561668B2 (ja) | 1993-09-06 |
Family
ID=14620201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63113751A Granted JPH01283659A (ja) | 1988-05-11 | 1988-05-11 | データ転送制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01283659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188355A (ja) * | 1990-11-22 | 1992-07-06 | Oki Data Syst:Kk | ダイレクトメモリアクセス制御装置 |
-
1988
- 1988-05-11 JP JP63113751A patent/JPH01283659A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188355A (ja) * | 1990-11-22 | 1992-07-06 | Oki Data Syst:Kk | ダイレクトメモリアクセス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0561668B2 (ja) | 1993-09-06 |
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