JPH04188355A

JPH04188355A - ダイレクトメモリアクセス制御装置

Info

Publication number: JPH04188355A
Application number: JP31616490A
Authority: JP
Inventors: Masatoshi Nakamura; 中村　正敏; Fumikatsu Sato; 佐藤　文勝; Hisayuki Wada; 寿行和田; Takao Uchida; 内田　隆雄; Jiro Tanuma; 田沼　二郎; Naoji Akutsu; 阿久津　直司; Tadashi Kasai; 笠井　忠
Original assignee: Oki Electric Industry Co Ltd; Oki Data Systems Co Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Data Systems Co Ltd
Priority date: 1990-11-22
Filing date: 1990-11-22
Publication date: 1992-07-06
Anticipated expiration: 2012-07-02
Also published as: JP2625573B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、例えばシリアルプリンタにおいて、データの
転送をダイレクトメモリアクセス（ＤＭ＾）によって行
う場合に、ＤＭＡ動作を停止することなく　ＤＭＡ動作
中の任意のタイミングでＣＰＵメそりダイレクトアクセ
ス動作を可能とするダイレクトメモリアクセス制御装置
に関するものである。

（従来の技術）従来、シリアルプリンタにおいては、外部装置から送ら
れてくる情報をＣＰＵのプログラムによって処理し、文
字情報に変換して印刷するようになっている。

第２図は従来のシリアルプリンタのブロック図／である。

図において、■は外部装置から送られてくる情報を受信
するとともに、必要に応してシリアルプリンタから外部
装置へ情報を返信するインタフェース回路、２は上記イ
ンタフェース回路１が受信した情報に基づいて、予め記
憶された処理手順、（例えば、ＣＰＵ　２ａのプログラ
ム）によって情報を処理する制御回路であり、−ＩＩに
ＣＰＩＪ２ａ　、　ＤＭＡ制御回路２ｈ等を備えている
。

３はシリアルプリンタによって印刷すべき図形情報を記
憶する記憶回路（八）であり、一般に文字発生回路と言
われる。該記憶回路（八）３は、ＲＯＭ、ＲＡＭ　、外
部記憶装置等で構成される。

４は上記インタフェース回路１を介して受信した情報に
基づいて、上記制御回路２が編集した情報を一旦記憶す
る記憶回路（Ｂ）であり、ＲＡＭで構成される。

５はシリアルプリンタ機構部６を駆動する機構部制御回
路である。

第３図は第２図の制御回路及び記憶回路のブロック図で
ある。

図において２ａはＣＰＵ、７はＣＰＵ２ａを駆動するた
めのプログラムを格納したプログラムＲＯＭ　、８は命
令解読・情報編集回路部であり、命令解読・情報編集回
路８ａのほかＤＭＡ制御回路２ｂを含む。

そして、記憶回路（八）３から記憶回路（Ｂ）４への情
報の読出し及び書込み、又は記憶回路（Ｂ）４内のエリ
ア間の情報の転送はデータ転送などの単純作業が多いた
め、ＣＰＬＩ２ａを介さずＤＭＡ動作によって行い、処
理の高速化を図っている。

すなわち、記憶回路（八）３から読の出すべき情報の記
憶箇所（アドレス）、情報量（サイズ）、及び記憶回路
（Ｂ）４へ書き込むべき情報の記憶箇所（アドレス）の
指示だけをＣＰＵ２ａから受け、それ以降はＤＭＡ制御
回路２ｂが独自に記憶回路（八）３から情報を読み出し
、ＤＭＡ転送により記憶回路（Ｂ）４に情報を書き込む
。また、記憶回路（Ｂ）４内の′　エリア間での情報の
転送も同様に行う。

（発明が解決しようとする課題）しかしながら、上記従来のダイレクトメモリアクセス制
御装置においては、ＤＭＡ制御回路２ｂが一旦動作を開
始するとＣＰＵ２ａの制御から離れるため、ＣＰＵ２ａ
の制御が必要な場合、例えばインタフェース回路１にお
いてＣＰＩＩ２ａで処理すべき情報が発生した場合には
、ＤＭＡ動作停止手段によってＤＭＡ動作を一時中断さ
せなければならない。

そして、処理を終了した後、ＣＰＵ２ａによりＤＭＡ制
御回路２ｂを再起動させるが、この再起動に必要な処理
が複雑であり高速性を損なってしまう。

本発明は、上記従来のダイレクトメモリアクセス制御装
置の問題点を解決して、ＤＭＡ動作中にお−いてＤＭＡ
動作を停止し再開する場合に、ＣＰＵによる特別な処理
を必要とすることなく、ＤＭＡ動作中任意のりｌ゛イミ
ングＣＰＵメモリダイレクトアクセス動作を行うことが
可能なダイレクトメモリアクセス制御装置を提供するこ
とを目的とする。

（課題を解決するだめの手段）そのために、本発明のダイレクトメモリアクセス制御装
置においては、ＣＰＩＩと、命令解読・情報編集回路と
、印刷すべき図形情報を記憶する第１の記憶回路と、上
記命令解読・情報編集回路が編集した情報を一旦記憶す
る第２の記憶回路を有している。

上記第１の記憶回路は、ＲＯＭ、　Ｉ？ＡＭ又は外部記
憶装置等で構成され、第２の記憶装置はＲＡＭで構成さ
れる。

また、上記第１、第２の記憶回路は、ＤＭＡ制御回路に
接続され、該ＤＭＡ制御回路によって第１の記憶回路か
ら第２の記憶回路への情報の転送、第２の記憶回路内の
エリア間での情報の転送が行われるようになっている。

そして、ＤＭＡ動作モードとＣＰＵ動作モードを選択す
ることができるようになっている。ＤＭＡ動作モードに
おいては、ＤＭＡ制御回路は上記第１、第２の記憶回路
を独自に制御する制御信号を出力し、ＣＰＵの指示を受
けることなく第１の記憶回路から第２の記憶回路への情
報の転送、第２の記憶回路内のエリア間での情報の転送
を行う。

また、ＣＰＵ動作モードが選択されると、上記第１、第
２の記憶回路を独自に制御する制御信号の出力を停止し
、停止した時のアドレス値をそのまま保持する。

（作用）本発明によれば、上記のようにＣＰＵと、命令解読・情
報編集回路と、印刷すべき図形情報を記憶する第１の記
憶回路と、上記命令解読・情報編集回路が編集した情報
を一旦記憶する第２の記憶回路を有している。

したがって、外部装置から印刷情報を受信すると、該印
刷情報は上記命令解読・情報編集回路において編集され
、第１の記憶回路内に格納された図形情報を参照して第
２の記憶回路に一旦記憶される。

また、上記第２の記憶回路内においてもエリア間で転送
されて印刷イメージで記憶される。

そして、ＤＭＡ動作モードとＣＰＵ動作モードを選択す
ることができるようになっている。ＤＭＡ動作モードに
おいては、ＤＭＡ制御回路が上記第１、第２の記憶回路
を独自に制御する制御信号を出力し、ＣＰＵの指示を受
けることなく第１の記憶回路から第２の記憶回路への情
報の転送、第２の記憶回路内のエリア間での情報の転送
を行う。すなわち、ＤＭＡ制御回路は第１の記憶回路か
ら読み出す情報のアドレス、情報サイズ、第２の記憶回
路に書き込むべき情報のアドレスの指示だけをＣＰＵか
ら受け、それ以降はＤＭＡ制御回路が独自に上記転送処
理を行う。

また、ＣＰＵ動作モードが選択されると、上記第１、第
２の記憶回路を独自に制御するための制御信号の出力を
停止し、停止した時のアドレス値をそのまま保持する。

このＣＰＵ動作モードの選択は任意のタイミングで行う
ことができる。

（実施例）以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の実施例を示すダイレクトメモリアクセ
ス制御装置のブロック図である。

図において、２ａはＣＰＵ　、　７はプログラムＲＯＭ
、９は命令解読・情報編集回路部、９ａは命令解読・情
報編集回路、９ｂはＤＭＡ制御回路である。３は記憶回
路（Ａ）（以下ｒＲＯＭ　Ｊと言う。）、４は記憶回路
（Ｂ）（以下ｒＲＡＭ　Ｊと言う。）、１０はＣＰＵ２
ａと命令解読・情報編集回路部９間のアドレス／データ
バス、１１は命令解読・情報編集回路部９とＲＯＭ３と
ＲＡＭ４間のアドレス／データバスである。

第４図は本発明のダイレクトメモリアクセス制御装置の
ＤＭＡ制御回路ブロック゛図である。

図において、１２は転送元アドレスカウンタ、１３は転
送先アドレスカウンタ、１４は転送バイト数カランク、
１５はタイミング発生回路、１６はアドレスコントロー
ル回路である。

ＤＭＡ動作及びＣＰ［Ｉ動作の切換え信号は、タイミン
グ発生回路１５から出力され、ＲＯＭ３．　ＲＡＭ４の
アドレスコントロールは、転送元アドレスカウンタ１２
、転送先アドレスカウンク１３、転送バイト数カウンタ
１４及びアドレスコントリール回路１６において行われ
る。

第５図は本発明のダイレクトメモリアクセス制御装置の
アドレスコントロール回路ブロック図である。

図において、２０はＲＯＭアドレスセレクタ、２１はＲ
ＡＭアドレスセレクタである。アドレスコントロール回
路１６には、ＣＰＵアドレス２２と上記転送元アドレス
カウンタ１２から出力される転送元アドレス２３、及び
転送先アドレスカウンク１３から出力される転送先アド
レス２４が入力され、タイミング発生回路１５から出力
されるＤＭＡ制御信号（ＤＭＡＳＥＬ信号１９、ＴＲＣ
Ｈ信号１８）によって、ＲＡＭ３．　ＲＡＭ４への出力
アドレスを選択する。

また、第６図はタイミング発生回路内のＤＭＡ制御信号
発生回路のブロック図である。

図において、ＣＰＵ２ａの回路から出力されるＰＳＥＮ
信号及びＡＬＥ信号のタイミングがフリップフロ・ノブ
ＦＦＩ〜ＦＦ５の入力条件となり、ＣＬＫ信号に同期さ
せた遅延タイミングを各フリ・ノブフロ・ノブＦＦＩ〜
ＦＦ５で発生させることによって、各種ＤＭＡ制御信号
が出力される。

次にダイレクトメモリアクセス制御装置の上記各回路の
動作をタイムチャートに基づいて説明する。

第７図はタイミング発生回路のタイムチャートである。

ＣＰＵ２ａは、プログラムＲＯＭ　７に書がれた手順に
従って、インクフェース回路１　（第２図参照）を介し
て外部装置から入力された情報の処理を行う。

ＤＭＡ動作が要求されると、ＣＰＵ２ａは、ＲＡＭｄ内
に割り当てられた転送先アドレスと、Ｉ？Ａ？＋３　（
例えば文字パターン発生ＲＯＭ　）内の転送すべき文字
の転送元アドレス及び転送量（転送バイト数）を算出し
、各セント値をＤＭＡ制御回路９ｂ中の第４図に示す転
送元アドレスカウンタ１２、転送先アドレスカウンタ１
３、及び転送ハイド数カウンタ１４にセットする。

その後、ＣＰＵ２ａが叶へ制御回路９ｂへＤＭＡ動作の
開始を指示すると、命令解読・情報編集回路部９とＦＩ
ＡＭ３．ＲＡＭ４間でアドレス／データバス１１を介し
た聞Δ動作が開始される。この際ＣＰＵ２ａは、ｃＰＵ
アドレス／データバス１０を介して独自にプログラムＲ
ＯＭ　７とアクセスする。

ＤＭＡ動作には、ＲＡＭ３からＲＡＭ４にデータを転送
する場合（ｒＲＯＭ→ＲＡＭ転送Ｊ）、とＲＡＭ４内の
エリア間でデータを転送する場合（ｒＲＡＭ→ＲＡＭ転
送」）がある。ＤＭＡ動イ乍■寺においてＲＡＭ３．ｌ
？ＡＭ４はＣＰＵ２ａを介することなく制御され、ＤＭ
Ａ制御回路９ｂのタイミング発生回路１５（第４図）が
制御信号を出力する。

上記タイミング発生回路１５はＣＰＵ２ａの図示しない
回路から出力されるＰＳＥＩＩＩ信号、ＡＬＥ信号、１
４Ｒ信号。

ＲＤ倍信号びＣＰＩＪ２ａの基本クロックであるＣＬＫ
信号を入力とし、第７図に示すようなタイミングを発生
する。

ここで、第７図のタイムチャートの（５）〜（１０）に
示ずＰＦ■信号〜ＦＦ■信号及びＤＭＡ５ＥＬ信号は、
タイミング発生回路１５内のＤＭＡ制御信号発生回路（
第６図）から出力される。

第６図のＤＭＡ制御信号発生回路において、ＣＰ［Ｉ２
ａの出力信号であるＡＬＥ信号、　ＰＳＥＮ信号はアン
ドゲートＡＧＩに入力され、該アンドゲートＡＧＩの出
力信号■は、ＣＰＵ２ａの図示しない出力信号ＣＬＫ信
号に同期して５段のフリッププロップＦＦＩ〜ＦＦ５に
よって時間遅延を行う。そして、フリンプフロ・ノブＰ
ＦＩの出力信号であるＦＦ■信号と、フリシプフ０ノブ
ＰＦ３の出力信号であるＦＦ■信号を入力信号とするア
ンドゲートＡＧ３の出力信号■と、図示しない回路から
出力されるＰＳＥＮ信号がアンドゲートＡＧ２に入力さ
れる。該アンドゲートＡＧ２の出力信号■は、フリップ
プロップＦＦ６に入力され、その出力信号が第７図の（
１ｏ）に示すＤＭ八へＥＬ信号１９　（ＩＢＭ八動へと
ＣＰＵ動作の切換え信号）となる。ｒ　ＲＯＭ→ＲＡＭ
転送」又ハ、ｒＲＡＭ　→ＲＡＭ転送」時ノｌｌ０Ｍ３
゜１？ＡＭ４の各種制御信号は、第７図のタイムチャー
トの（１１）〜（１６）に示される。

次に第５図において、アドレスコントロール回路１６は
、ＣＰＵｐ−モード時ＤＭＡ−［＝−１’時に、ＲＯＭ
３又はＲＡＭ４のアドレスを選択する回路である。すな
わち、ＲＯＦＩ　アドレスセレクタ２０には、ＣＰＵア
ドレス２２、転送元アドレスカウンタ１２（第４図）が
ら出力される転送元アドレス２３及びそのセレクト信号
としてのＤＭＡ５ＥＬ信号１９が入力される。また、Ｒ
ＡＭアドレスセレクタ２１には、ＣＰＵアドレス２２、
転送元アドレスカウンタ１２（第４図）から出力される
転送元アドレス２３、転送先アドレスカウンタＩ３がら
出力される転送先アドレス２４、及びそのセレクト信号
としてのＤＭＡ５ＥＬ信号１９と図示しない回路から出
力されるＴＲＣＨ信号１８（タイミング発生回路１５か
ら出力され、ＤＭＡ転送動作時のＲＯＭ３及び、ＲＡＭ
４の転送元、転送先の切換え信号）が入力される。

続いてＤＭＡ動作について説明する。

ＣＰＵ２ａからＤＭＡ動作の開始が指示されると、ＣＰ
Ｕ２ａの第７図の旧サイクル（Ａ）の間（第７図の（２
）。

（３）で示すＣＰＵ２ａから出力されるΔＬＥ信号、　
ＰＳＥＮ信号が同期出力される時）に・おいて、（１０
）のＤＭＡ５ＥＬ信号は０″　レヘル（オン状態）とな
る。そして、ＡＬＥ信号、ＰＳＥＮ信号を入力信号とす
るアンドゲートＡＧＩ　　（第６図）の出力信号■が基
本タイミングとなって、ｒ　Ｉ？ＯＭ→ＲＡＭ転送」又
はｒ　ＲＡＭ→ＲＡＭ転送」が行われる。ＲＯＭ３．　
ＲＡ？Ｉ４の制御信号は、第７図の（５）〜（９）で示
すＦＦ■信号〜ＦＦ■信号と他の条件により個々に出力
される。

ここでＣＰＵ２ａのＭ１サイクル（Ａ）が続き、ＣＰＬ
Ｉ２ａによる外部データメモリアクセスを行わない限り
、アンドゲートＡＧＩの出力信号■の基本サイクルでＤ
ＭＡ動作が継続される。ＤＭＡ動作中にＲＯＭ３．　Ｒ
ＡＭ４のアドレス設定を行う場合、ＤＭＡ起動前にセッ
トされたアドレス値に対し、タイミング発生回路１５（
第４図）からカウントアンプ用クロック１７が出力され
、転送元アドレスカウンタ１２、転送先アドレスカウン
タ１３、及び転送ハイド数カウンタ１４においてカウン
トアンプが行われ、アドレスコントロール回路１６にア
ドレス値が出力される。

ここで、ＤＭＡ動作中においてＤＭ／ｌ停止要求が出さ
れた時（ＣＰＵ２ａによるメモリダイレクトアクセスを
行う時）は、ＣＰＵ２ａはＭ２サイクル（Ｂ）　（ＣＰ
Ｕ２ａから出力されるＡＬＥ信号、ＰＳＥＮ信号が非同
期出力される時）となる。すなわち、ＣＰＵ２ａがＭ２
サイクル（Ｂ）時は、ＰＳＥＮ信号−しＥ信号が非同期
となり、かつＰＳＵＮ信号が“１″レベルを維持するた
め、ＤＭＡ５ＥＬ信号が第７図の（ａ）のように″１″
レベル（オフ状態）となる。このＤＭＡ５ＥＬ信号によ
り、ＲＯＭ３．　ＲＡＭ４の（１１）〜（１６）で示す
各種制御信号の出力は停止するとともに、ＲＯＭアドレ
スセレクタ２０．ＲＡＭアドレスセレクタ２１でＣＰＵ
アドレス２２が選択され、Ｉ？ＯＭ３、　ＲＡＭ４の制
御がＣＰＵ２ａに依存することになる。この時、カウン
トアツプ用クロック１７（第４図）の出力も停止するた
め、ＤＭＡ動作停止時のアドレス値が保持される。この
ようにＣＰＵ２ａによる外部データメモリアクセス時に
は、ＣＰＬＩ２ａが介在することなく　ＤＭＡ制御回路
９ｂ（第１図）内でＤＭＡ動作が停止する。

ＣＰＵ２ａによる外部データメモリアクセスが終了する
と（Ｍ２サイクル（Ｂ）後）　、ＣＰＵ２ａはＭ１サイ
クル（Ａ）となるため、再度ＡＬＥ信号、ＰＳＥＮ信号
が同期出力される。これにより、第７図の（ｂ）のよう
にＤＭＡ５ＥＬ信号力ヒＯ″レヘル（オン状態）になる
とともに、ＦＦ■信号〜ＦＦ■信号が出力され、かつ、
第７図の（１１）〜（１６）で示すＲＯＭ３．　ＲＡＭ
４の制御信号もタイミング発生回路１５から出力が開始
し、ＤＭＡ動作停止時のアドレス値からＤＭＡ動作が開
始される。

上記ＤＭＡ動作を終了する場合、タイミング発生回路１
５からカウントアンプ用クロック１７が出力され、転送
バイト数カウンタ１４においてカウントアロツブされる。その値が予めセントされた値ｔこなった時
、タイミング発生回路１５、転送元アドレスカウンタ１
２、転送先アドレスカウンタ１３がリセットされるとと
もに、ＤＭＡモードが解除されてＤＭＡ動作が終了する
。

なお、第７図において、（１１）のＲＡＳ信号、（Ｉ２
）のＣＡＳ信号、（１５）のＲＡＭＲＤ信号、（１４）
　、　（１６）のＲＡＭＷＲ信号、（１８）〜（２０）
のＲＡＭＡＤ信号は、ＲＡＭ４にダイナミックＲＡＭを
使用した時のタイムチャートであり、ＲＡＭＡＤ信号の
Ｒ及びＣはダイナミックＲＡＭのローアドレス及びコラ
ムアドレスである。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づき種々の変形が可能であり、それら
を本発明の範囲から排除するものではない。

（発明の効果）以上詳細に説明したように、本発明によれば、ＣＰＵと
、命令解読・情報編集回路と、印刷すべき図形情報を記
憶する第１の記憶回路と、上記命令解読・情報編集回路
が編集した情報を一旦記憶する第２の記憶回路を有して
おり、ＤＭＡ　ＩＩＪ？１１回路によって第１の記憶回
路から第２の記憶回路への情報の転送、第２の記憶回路
内のエリア間での情報の転送が行われるようになってい
る。

そして、ＤＭＡ動作モードとＣＰＵ動作モードを選択す
ることができるようになっていて、ＤＭＡ動作モードに
おいては、ＤＭＡ制御回路は上記第１、第２の記憶回路
を独自に制御する制御信号を出力してＣＰＵの指示を受
けることなく第１の記憶回路から第２の記憶回路への情
報の転送、第２の記憶回路内のエリア間での情報の転送
を行い、ＣＰＵ動作モードが選択されると、上記第１、
第２の記憶回路を独自に制御する制御信号の出力を停止
し、停止した時のアドレス値をそのまま保持するように
しである。

したがって、ＤＭＡ動作中にＣＰＵによるメモリダイレ
クトアクセスが必要となった場合、そのＤＭＡ動作処理
の終了を待たずに、任意のタイミングでＤＭＡ動作中の
同一メモリに対しＣＰＵメモリダイレクトアクセス動作
を行うことができ、ファーム処理を容易にし、スルーブ
ツトを向上させることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すダイレフ１〜メモリアク
セス制御装置のブロック図、第２図は従来のシリアルプ
リンタのブロック図、第３図は第２図の制御回路及び記
憶回路のブロック図、第４図は本発明のダイレクトメモ
リアクセス制御装置のＤＭＡ制御回路ブロック図、第５
図は本発明のダイレクトメモリアクセス制御装置のアド
レスコントロール回路ブロック図、第６図はタイミング
発生回路内のＤＭＡ制御信号発生回路のブロック図、第
７図はタイミング発生回路のタイムチ中−トである。２ａ・・・ＣＰＵ　、３・・・記憶回路（Ａ）　、４・
・記憶回路（Ｂ）７・・プログラムＲＯＭ　、９・・・
命令解読・情報編集回路部、９ａ・・命令解読・情報編
集回路、９ｂ・・・ＤＭＡ制御回路、１０．１１　・・
アドレス／チークハス。

Claims

【特許請求の範囲】（ａ）ＣＰＵと、（ｂ）命令解読・情報編集回路と、（ｃ）印刷すべき図形情報を記憶する第１の記憶回路と
、（ｄ）上記命令解読・情報編集回路が編集した情報を一
旦記憶する第２の記憶回路と、（ｅ）第１の記憶回路から第２の記憶回路への情報の転
送、第２の記憶回路内のエリア間での情報の転送を行う
ＤＭＡ制御回路とを有し、（ｆ）上記ＤＭＡ制御回路は、ＤＭＡ動作時において第
１、第２の記憶回路の制御信号を出力し独自に情報の転
送を行うとともに、ＣＰＵ動作時において第１、第２の
記憶回路の制御信号の出力を停止させ、停止時のアドレ
ス値を保持する手段を有することを特徴とするダイレク
トメモリアクセス制御装置。