JPH0128510B2 - - Google Patents
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- JPH0128510B2 JPH0128510B2 JP56126678A JP12667881A JPH0128510B2 JP H0128510 B2 JPH0128510 B2 JP H0128510B2 JP 56126678 A JP56126678 A JP 56126678A JP 12667881 A JP12667881 A JP 12667881A JP H0128510 B2 JPH0128510 B2 JP H0128510B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- transfer
- semiconductor
- semiconductor layer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
- H10D44/462—Buried-channel CCD
Landscapes
- Solid State Image Pick-Up Elements (AREA)
Description
【発明の詳細な説明】
本発明は、半導体中のキヤリアを情報源として
順次移送せしめる電荷移送素子に関するものであ
る。
順次移送せしめる電荷移送素子に関するものであ
る。
従来の電荷移送素子として代表的な電荷結合素
子は、たとえば第１図に示すような構造となつて
いる。第１図において、１は導体からなるパルス
印加用電極、２は二酸化硅素などからなる絶縁
膜、３はシリコンなどの半導体からなる単結晶基
板である。
子は、たとえば第１図に示すような構造となつて
いる。第１図において、１は導体からなるパルス
印加用電極、２は二酸化硅素などからなる絶縁
膜、３はシリコンなどの半導体からなる単結晶基
板である。
以下の説明では、半導体基板３はＮ型半導体か
らなるものとするが、以下に述べる動作原理なら
びに説明は、半導体基板３がＰ型半導体の場合に
も、電位関係を逆にすることによりまつたく同様
に適用できる。
らなるものとするが、以下に述べる動作原理なら
びに説明は、半導体基板３がＰ型半導体の場合に
も、電位関係を逆にすることによりまつたく同様
に適用できる。
従来の電荷結合素子の動作原理を簡単に説明す
る。第１図において、電極４，５，６，４′に与
えるパルス電圧の波高値をそれぞれ、−V1，−V2，
−V3，−V1とする。これらの波高値の間に、V0
＜V2＜V3の関係がなりたつときには、印加パル
ス電圧により厚みの異なる空乏層に応じて半導体
基板３の表面電位は、第１図に点線７で示したよ
うな階段状になる。第１図に示したような表面電
位のもとでは、電極５の真下に存在する少数キヤ
リアである正孔８は、電位の低い電極６の下へ移
動する。次にV2＜V3＜V1とするまつたく同様に
して電極６の下の正孔は電極４′の下に移る。こ
のような動作をくり返すことにより情報源として
の少数キヤリアは半導体表面を順次移送されてい
くのである。
る。第１図において、電極４，５，６，４′に与
えるパルス電圧の波高値をそれぞれ、−V1，−V2，
−V3，−V1とする。これらの波高値の間に、V0
＜V2＜V3の関係がなりたつときには、印加パル
ス電圧により厚みの異なる空乏層に応じて半導体
基板３の表面電位は、第１図に点線７で示したよ
うな階段状になる。第１図に示したような表面電
位のもとでは、電極５の真下に存在する少数キヤ
リアである正孔８は、電位の低い電極６の下へ移
動する。次にV2＜V3＜V1とするまつたく同様に
して電極６の下の正孔は電極４′の下に移る。こ
のような動作をくり返すことにより情報源として
の少数キヤリアは半導体表面を順次移送されてい
くのである。
しかしこのような従来の電荷結合素子において
は情報源としての少数キヤリアを３相のクロツク
パルスにより半導体表面に沿つて移送させるた
め、種々な問題点が生ずる。その主なものを列記
する。(1)キヤリアは半導体表面を移動するので、
移動度は一般に半導体中の約半分になり、移送速
度は低下する。(2)は半導体表面に存在するトラツ
プなどの影響を受け易く移送効率が低下する。(3)
電極間隙部に表面電位障壁ができる。(4)３相で駆
動するため、駆動系が複雑になり、また、クロツ
ク配線部に多層配線が必要となる。(5)３相で駆動
するため、２相で駆動する場合に較べ集積密度が
小さく、消費電力が大きい。
は情報源としての少数キヤリアを３相のクロツク
パルスにより半導体表面に沿つて移送させるた
め、種々な問題点が生ずる。その主なものを列記
する。(1)キヤリアは半導体表面を移動するので、
移動度は一般に半導体中の約半分になり、移送速
度は低下する。(2)は半導体表面に存在するトラツ
プなどの影響を受け易く移送効率が低下する。(3)
電極間隙部に表面電位障壁ができる。(4)３相で駆
動するため、駆動系が複雑になり、また、クロツ
ク配線部に多層配線が必要となる。(5)３相で駆動
するため、２相で駆動する場合に較べ集積密度が
小さく、消費電力が大きい。
これらの諸問題、特に上記(1)、(2)および(3)の問
題点は電荷結合素子において大きな障害になつて
いる。
題点は電荷結合素子において大きな障害になつて
いる。
そこで、上記(1)，(2)，(3)の問題を解決するた
め、本発明者は、以下第２、第３図に示すような
多数キヤリア移送半導体装置を提案した（特願昭
47−32655号参照）。
め、本発明者は、以下第２、第３図に示すような
多数キヤリア移送半導体装置を提案した（特願昭
47−32655号参照）。
本発明の要旨を明確にするためまず、上記半導
体装置について述べる。
体装置について述べる。
半導体中の多数キヤリアを情報源として順次移
送せしめる半導体装置は、たとえば第２図に示す
ような構造となつている。第２図において、１１
は導体からなるクロツクパルス印加用電極、１２
は二酸化硅素などからなる絶縁膜、１３はシリコ
ンなどからなる薄い半導体層、１４はサフアイア
などの絶縁物基板である。
送せしめる半導体装置は、たとえば第２図に示す
ような構造となつている。第２図において、１１
は導体からなるクロツクパルス印加用電極、１２
は二酸化硅素などからなる絶縁膜、１３はシリコ
ンなどからなる薄い半導体層、１４はサフアイア
などの絶縁物基板である。
第２図を用いて上記の半導体装置の動作原理を
簡単に説明する。電極１５，１６，１７，１５′
に与えるパルスの波高値をそれぞれ−V5，−V6，
−V7，−V5とする。いま、−V5と−V7が負で−V6
がゼロだとすると、電極１５，１７，１５′の下
の半導体層に空乏層１９が形成され、電極１６の
下には空乏層はできない。第３図は第２図の構造
を上方からみた図を示しているが、薄い半導体層
１３は電荷移送方向に対して直角方向に関し、半
導体層１３とは電気的に絶縁された物質２０に接
しており、アイソレーシヨンされている。また第
２図で、薄い半導体層１３は、上下方向について
絶縁膜１２と、サフアイアなどの絶縁物基板１４
とに接している。したがつて、半導体層１３の中
に存在する情報源としての多数キヤリア１８を電
極１６の下に閉じ込めることは可能である。
簡単に説明する。電極１５，１６，１７，１５′
に与えるパルスの波高値をそれぞれ−V5，−V6，
−V7，−V5とする。いま、−V5と−V7が負で−V6
がゼロだとすると、電極１５，１７，１５′の下
の半導体層に空乏層１９が形成され、電極１６の
下には空乏層はできない。第３図は第２図の構造
を上方からみた図を示しているが、薄い半導体層
１３は電荷移送方向に対して直角方向に関し、半
導体層１３とは電気的に絶縁された物質２０に接
しており、アイソレーシヨンされている。また第
２図で、薄い半導体層１３は、上下方向について
絶縁膜１２と、サフアイアなどの絶縁物基板１４
とに接している。したがつて、半導体層１３の中
に存在する情報源としての多数キヤリア１８を電
極１６の下に閉じ込めることは可能である。
次に電極１７に印加されている電圧−V7をゼ
ロにすると、電極１７の下に存在していた空乏層
１９は消滅する。同時に、電極１６の電圧−V6
を負にすると、電極１６の下の半導体層に空乏層
が成長し、したがつて電極１６の下の多数キヤリ
ア１８は電極１７の下へ移送される。この時電極
１５の下には空乏層１９が存在しているので、多
数キヤリア１８は電極１５の下へは移動しない。
ロにすると、電極１７の下に存在していた空乏層
１９は消滅する。同時に、電極１６の電圧−V6
を負にすると、電極１６の下の半導体層に空乏層
が成長し、したがつて電極１６の下の多数キヤリ
ア１８は電極１７の下へ移送される。この時電極
１５の下には空乏層１９が存在しているので、多
数キヤリア１８は電極１５の下へは移動しない。
以上の動作をくり返すことにより、情報源とし
ての多数キヤリアは半導体層中を順次、移送され
るのである。
ての多数キヤリアは半導体層中を順次、移送され
るのである。
上記半導体装置では情報源として、多数キヤリ
アを半導体中で移送させるので、キヤリアの移動
度は表面を移動する場合の約２倍になり、また、
半導体の表面を使わないで、表面に多く存在する
トラツプなどの影響は受けない。さらに、キヤリ
アは、電極に印加する電圧に反撥される力により
移動するので、電極間隙部には電位障壁は存在し
ない。したがつて従来の電荷結合素子の問題点で
述べた(1)、(2)、(3)の問題は解決され、従来の電荷
移送素子の性能を著しく向上することができる。
アを半導体中で移送させるので、キヤリアの移動
度は表面を移動する場合の約２倍になり、また、
半導体の表面を使わないで、表面に多く存在する
トラツプなどの影響は受けない。さらに、キヤリ
アは、電極に印加する電圧に反撥される力により
移動するので、電極間隙部には電位障壁は存在し
ない。したがつて従来の電荷結合素子の問題点で
述べた(1)、(2)、(3)の問題は解決され、従来の電荷
移送素子の性能を著しく向上することができる。
しかし、上記半導体装置は３相のクロツクパル
スで駆動するので、まだ上記(4)と(5)の問題が残つ
ており、上記半導体装置の性能をさらに向上する
ためには、２相のクロツクパルスで駆動すること
が望ましい。
スで駆動するので、まだ上記(4)と(5)の問題が残つ
ており、上記半導体装置の性能をさらに向上する
ためには、２相のクロツクパルスで駆動すること
が望ましい。
本発明の目的は、上述した問題点を解消した装
置を実現することである。上記目的を達成するた
め本発明は一つの電極の下の薄い半導体層中の電
位を非対称にすることにより２相のクロツクパル
スで駆動するものであり、それに伴ない、半導体
装置の集積密度を上げ、消費電力を低減させるこ
とができる。
置を実現することである。上記目的を達成するた
め本発明は一つの電極の下の薄い半導体層中の電
位を非対称にすることにより２相のクロツクパル
スで駆動するものであり、それに伴ない、半導体
装置の集積密度を上げ、消費電力を低減させるこ
とができる。
以下本発明を実施例によつて詳細に説明する。
第４図は本発明の実施例を示すものである。電
極６１は厚さ2000〜5000ÅのAl、絶縁膜６２は
厚さ1000〜2000ÅのSiO2、半導体層６３は厚さ
が１〜３ミクロン、比抵抗が約２Ω・cmのＮ型
Si、基板６４はサフアイア、埋め込み電極６５は
厚さが約2000Å、比抵抗が約５Ω・cmのＰ型多結
晶シリコンである。Al電極６１と埋め込み電極
６５とは、仕事関数が異なり、また半導体層６３
までのSiO2膜６２の厚さが違うため、半導体層
６３中に不均一な電位を得ることができる。
極６１は厚さ2000〜5000ÅのAl、絶縁膜６２は
厚さ1000〜2000ÅのSiO2、半導体層６３は厚さ
が１〜３ミクロン、比抵抗が約２Ω・cmのＮ型
Si、基板６４はサフアイア、埋め込み電極６５は
厚さが約2000Å、比抵抗が約５Ω・cmのＰ型多結
晶シリコンである。Al電極６１と埋め込み電極
６５とは、仕事関数が異なり、また半導体層６３
までのSiO2膜６２の厚さが違うため、半導体層
６３中に不均一な電位を得ることができる。
第５図は、第４図に示した構造の半導体装置の
動作原理を説明する図である。第４図の電極２
５，２６，２７に印加する２相クロツクパルスの
電圧を−V8，−V9，−V8とする。いま−V8が負で
−V9がゼロだとすると、電極２５と２７の下の
半導体層６３に空乏層３０および３０′が生じ、
電極２６の埋め込み電極６５の下に薄く空乏層が
存在する。この状態を第５図１に示す。この時情
報源としての多数キヤリア３１は電極２６の下の
半導体層に閉じ込められる。
動作原理を説明する図である。第４図の電極２
５，２６，２７に印加する２相クロツクパルスの
電圧を−V8，−V9，−V8とする。いま−V8が負で
−V9がゼロだとすると、電極２５と２７の下の
半導体層６３に空乏層３０および３０′が生じ、
電極２６の埋め込み電極６５の下に薄く空乏層が
存在する。この状態を第５図１に示す。この時情
報源としての多数キヤリア３１は電極２６の下の
半導体層に閉じ込められる。
次に電極２６の電位−V9を少し負にすると、
埋め込み電極６５の下の空乏層３２は、基板６４
に達する。そして−V8をゼロにすると、電極２
５と２７の下の空乏層３０および３０′は、埋め
込み電極６５の下の一部を除いて消滅する。この
状態を第５図２に示す。このとき電極２６の下に
閉じ込められていた多数キヤリア３１の一部は電
極２７の下へ広がるが、電極２６の埋め込み電極
６５の下には空乏層３２が存在するため、多数キ
ヤリア３１が電極２５の方へ移ることは決してな
い。
埋め込み電極６５の下の空乏層３２は、基板６４
に達する。そして−V8をゼロにすると、電極２
５と２７の下の空乏層３０および３０′は、埋め
込み電極６５の下の一部を除いて消滅する。この
状態を第５図２に示す。このとき電極２６の下に
閉じ込められていた多数キヤリア３１の一部は電
極２７の下へ広がるが、電極２６の埋め込み電極
６５の下には空乏層３２が存在するため、多数キ
ヤリア３１が電極２５の方へ移ることは決してな
い。
さらに−V9を負にすると、電極２６の下の半
導体層６３には空乏層３４が全範に広がるので、
電極２６の下にある多数キヤリアはすべて電極２
７の下へ押し出される。この状態を第５図３に示
す。
導体層６３には空乏層３４が全範に広がるので、
電極２６の下にある多数キヤリアはすべて電極２
７の下へ押し出される。この状態を第５図３に示
す。
以上の動作を繰り返すことにより、情報源とし
ての多数キヤリアを２相クロツクパルスにより順
次シフトさせることができる。
ての多数キヤリアを２相クロツクパルスにより順
次シフトさせることができる。
第４図に示した構造において埋め込み電極６５
はモリブデン（Mo）などの金属で形成してもよ
い。さらに、電極６１はアルミ以外にモリブデ
ン、タングステンあるいは多結晶シリコンであつ
てもよい。
はモリブデン（Mo）などの金属で形成してもよ
い。さらに、電極６１はアルミ以外にモリブデ
ン、タングステンあるいは多結晶シリコンであつ
てもよい。
第６図に本発明の別の実施例を示す。図中７１
は厚さが約3000Åのアルミ電極、７２は1000Å〜
2000Åで部分的に厚さが異なる二酸化硅素、７３
は厚さ約1.5ミクロン、比抵抗約２Ω・cmのＮ型
半導体層、７４はサフアイアである。この場合で
も、一電極下の電位が非対称になり本発明の原理
には何ら支障はない。
は厚さが約3000Åのアルミ電極、７２は1000Å〜
2000Åで部分的に厚さが異なる二酸化硅素、７３
は厚さ約1.5ミクロン、比抵抗約２Ω・cmのＮ型
半導体層、７４はサフアイアである。この場合で
も、一電極下の電位が非対称になり本発明の原理
には何ら支障はない。
以上の実施例では、基板としてサフアイアを用
いたが、上記薄い半導体層と電気的に絶縁された
物質であれば何を用いてもよくその他の絶縁物基
板として、スピネル（Al2O3・MgO）や二酸化硅
素（SiO2）が考えられ、また、上記絶縁物基板
以外に、薄い半導体層と導電型の異なる半導体
や、ヘテロ接合を生ずる他の半導体を用いても、
多数キヤリアは基板の方へ流出しないので、本発
明の原理に何ら支障は来たさない。また、上記実
施例ではＮ型の薄い半導体層を用いたが、Ｐ型の
半導体層を用いても電位関係を逆にすることによ
り、本発明の原理に何ら支障はない。さらに、薄
い半導体層と導電型の異なる拡散層を熱拡散法に
より形成してもあるいはその他の方法により形成
しても本発明の本質は変わらない。
いたが、上記薄い半導体層と電気的に絶縁された
物質であれば何を用いてもよくその他の絶縁物基
板として、スピネル（Al2O3・MgO）や二酸化硅
素（SiO2）が考えられ、また、上記絶縁物基板
以外に、薄い半導体層と導電型の異なる半導体
や、ヘテロ接合を生ずる他の半導体を用いても、
多数キヤリアは基板の方へ流出しないので、本発
明の原理に何ら支障は来たさない。また、上記実
施例ではＮ型の薄い半導体層を用いたが、Ｐ型の
半導体層を用いても電位関係を逆にすることによ
り、本発明の原理に何ら支障はない。さらに、薄
い半導体層と導電型の異なる拡散層を熱拡散法に
より形成してもあるいはその他の方法により形成
しても本発明の本質は変わらない。
以上説明したごとく本発明によれば、２相のク
ロツクパルスで駆動するため、(1)駆動系が簡単に
なり、またクロツク配線の多層配線は不要にな
る。(2)１ビツト当り２電極であるから、集積密度
が従来のものより1.5倍向上する。(3)１ビツト当
りの消費電力は従来の67％に低下する。(4)１ビツ
ト当り２回の電荷転送が必要であるが、１ビツト
当り３回の電荷転送を要する３相駆動に較べ、素
子の駆動速度が約1.5倍になる。などの利点を有
し、半導体装置の性能向上に著しい効果のあるこ
とが判る。
ロツクパルスで駆動するため、(1)駆動系が簡単に
なり、またクロツク配線の多層配線は不要にな
る。(2)１ビツト当り２電極であるから、集積密度
が従来のものより1.5倍向上する。(3)１ビツト当
りの消費電力は従来の67％に低下する。(4)１ビツ
ト当り２回の電荷転送が必要であるが、１ビツト
当り３回の電荷転送を要する３相駆動に較べ、素
子の駆動速度が約1.5倍になる。などの利点を有
し、半導体装置の性能向上に著しい効果のあるこ
とが判る。
また、従来の電荷結合素子に較べ、キヤリアの
移動度が大きい、表面に多く存在するトラツプな
どの影響を受けない、電極間隙部の電位障壁は存
在しない。などの利点を有していることはいうま
でもない。
移動度が大きい、表面に多く存在するトラツプな
どの影響を受けない、電極間隙部の電位障壁は存
在しない。などの利点を有していることはいうま
でもない。
第１図は従来の電荷結合素子の構造と原理を示
す図、第２図は半導体装置の構造と、多数キヤリ
ア移送の原理を説明する図、第３図は第２図の半
導体装置を真上から見た図、第４図は本発明の原
理および実施例を示す図、第５図は本発明に基づ
く電荷移送の原理を説明する図、第６図は本発明
の別の実施例を示す図である。 １，１１：電極、２，１２：絶縁膜、３：半導
体基板、１３：薄い半導体層、１４：絶縁物基
板、１５，１６，１７，１５′：クロツクパルス
系、１９，３０，３２，３３：空乏層、１８，３
１：情報源としての多数キヤリア、２９：薄い半
導体層と導電型の異なる拡散層、６５：埋め込み
電極、７２：部分的に厚さの異なる酸化膜。
す図、第２図は半導体装置の構造と、多数キヤリ
ア移送の原理を説明する図、第３図は第２図の半
導体装置を真上から見た図、第４図は本発明の原
理および実施例を示す図、第５図は本発明に基づ
く電荷移送の原理を説明する図、第６図は本発明
の別の実施例を示す図である。 １，１１：電極、２，１２：絶縁膜、３：半導
体基板、１３：薄い半導体層、１４：絶縁物基
板、１５，１６，１７，１５′：クロツクパルス
系、１９，３０，３２，３３：空乏層、１８，３
１：情報源としての多数キヤリア、２９：薄い半
導体層と導電型の異なる拡散層、６５：埋め込み
電極、７２：部分的に厚さの異なる酸化膜。
Claims (1)
- 【特許請求の範囲】 １ 基板と、該基板から電気的に絶縁されて該基
板に設けられた半導体層と、該半導体層の表面上
に絶縁膜を介して配列され、該半導体層中の多数
キヤリアが離反する移送電圧が印加される複数の
移送電極とが設けられ、該移送電極への前記移送
電圧の印加に応じて、前記移送電極の配列方向へ
前記多数キヤリアの移動を方向づけるために、移
送方向後方で深く、移送方向前方で浅い空乏層を
前記半導体層に生ずる手段の前記移送電極を電気
的に接続され、かつ互いに前記絶縁膜の膜厚の異
なる第１電極と第２電極とによつて構成し、もつ
て、前記複数の移送電極にクロツクパルスを印加
したとき、前記多数キヤリアが前記半導体層中を
前記配列方向に沿つて移送されるようにしたこと
を特徴とする半導体装置。 ２ 上記第１電極と上記第２電極とは、その構成
材料が異なることを特徴とする特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126678A JPS57132362A (en) | 1981-08-14 | 1981-08-14 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126678A JPS57132362A (en) | 1981-08-14 | 1981-08-14 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP47074865A Division JPS5850032B2 (ja) | 1972-04-03 | 1972-07-26 | ハンドウタイソウチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57132362A JPS57132362A (en) | 1982-08-16 |
| JPH0128510B2 true JPH0128510B2 (ja) | 1989-06-02 |
Family
ID=14941143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126678A Granted JPS57132362A (en) | 1981-08-14 | 1981-08-14 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57132362A (ja) |
-
1981
- 1981-08-14 JP JP56126678A patent/JPS57132362A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57132362A (en) | 1982-08-16 |
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