JPH01286332A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH01286332A JPH01286332A JP63115879A JP11587988A JPH01286332A JP H01286332 A JPH01286332 A JP H01286332A JP 63115879 A JP63115879 A JP 63115879A JP 11587988 A JP11587988 A JP 11587988A JP H01286332 A JPH01286332 A JP H01286332A
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- JP
- Japan
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- wiring
- wirings
- integrated circuit
- circuit device
- insulation film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に隣接して平行
に走る複数の配線を有する半導体集積回路装置に関する
。
に走る複数の配線を有する半導体集積回路装置に関する
。
従来、半導体集積回路装置に複数の配線が平行に形成さ
れている例としては、例えば、ＲＯＭ （Ｒｅａｄ ０
ｎｌｙ Ｍｅｍｏｒｙ ）がある。この種の半導体集積
回路装置は、複数の配線としてパスラインが挙げられる
。通常、このパスラインはコントローラと周辺回路との
データのやり取りを行うもので同一の絶縁股上に６本あ
るいは８本が一組といったように隣接して平行に走る複
数本の配線で形成されている。近年、集積回路の微細化
に伴ない、これら配線の幅及び配線の間隔は益々狭くな
ってきている。この結果、これらの配線の寸法が下地で
ある絶縁膜の厚さとほとんど変らない程度に狭くなり、
配線間の寄生容量が無視出来なくなってきた。
れている例としては、例えば、ＲＯＭ （Ｒｅａｄ ０
ｎｌｙ Ｍｅｍｏｒｙ ）がある。この種の半導体集積
回路装置は、複数の配線としてパスラインが挙げられる
。通常、このパスラインはコントローラと周辺回路との
データのやり取りを行うもので同一の絶縁股上に６本あ
るいは８本が一組といったように隣接して平行に走る複
数本の配線で形成されている。近年、集積回路の微細化
に伴ない、これら配線の幅及び配線の間隔は益々狭くな
ってきている。この結果、これらの配線の寸法が下地で
ある絶縁膜の厚さとほとんど変らない程度に狭くなり、
配線間の寄生容量が無視出来なくなってきた。
第２図Ｃａ＞及び（ｂ）は従来の半導体集積回路装置の
複数本の配線が基板上の絶縁膜上に形成された状態と１
本の配線が形成された状態とを示す半導体チップの断面
図である。この半導体集積回路装置（以下半導体装置と
言う）の配線に係わる寄生容量は、第２図（ａ＞に示す
半導体基板２の上に形成された絶縁膜１上の配線３の同
じ絶縁膜１−１−の配線間容量Ｃ１と、第２図（ｂ）に
示す単配線の場合に寄生する配線と半導体基板間の容量
Ｃ２とは等しいこととして算出していた。
複数本の配線が基板上の絶縁膜上に形成された状態と１
本の配線が形成された状態とを示す半導体チップの断面
図である。この半導体集積回路装置（以下半導体装置と
言う）の配線に係わる寄生容量は、第２図（ａ＞に示す
半導体基板２の上に形成された絶縁膜１上の配線３の同
じ絶縁膜１−１−の配線間容量Ｃ１と、第２図（ｂ）に
示す単配線の場合に寄生する配線と半導体基板間の容量
Ｃ２とは等しいこととして算出していた。
（発明が解決しようとする課題１
」−述した半導体装置では、配線の厚さし２、幅ＶＶＩ
、配線間隔Ｗ２及び絶縁膜の厚さｔｌがほぼ同程度の寸
法になって・くると、隣接する配線間の寄生容量が無視
出水なくなり、従来の平行平板近似式による見積り容量
では不十分であることがわかってきた。例えば、同じ絶
縁膜１−Ｌの配線間隔Ｗ２と配線の厚さｔ２及び絶縁膜
の厚さｔｌの寸法が等しい場りは、実際には、第２図（
ｙｔ ＞に示す配線間容量Ｃ２が第２図（ｂ）に示す配
線と半導体基板間の容ｆｆｉ ＜Ｚ １より大きくなる
。このことは、アイイーイーイー・１〜ランザクジヨン
・エレクトロン・デバイシス（ＩＥＥＥ４ｒａｎｓａｃ
ｔｉｏｎ・Ｅｌｅｃｔｒｏｎ−Ｄｅｖｉｃｅｓ） 、１
９８３年、Ｅ Ｄ −３０号の第１８３〜１８５頁に記
載された論文［二次及び三次元間に於ける近似容量計算
式（Ｓ ｉｍｐｌｅ Ｆ ｏｒｍｕｌｅｓ ｒ ｏｒＴ
ｗｏａｎｄＴｈｒｅｅ ＤｉｍｅｎｓｉｏｎａｌＣ
ａｐａｃｉＬａｎｃｅｓ ）Ｈの計算式で算出してみる
と、配線間の′ｆメ琶Ｃ、は、配線層と半導体基板間の
容量Ｃ２の１．４倍となることがわかった。
、配線間隔Ｗ２及び絶縁膜の厚さｔｌがほぼ同程度の寸
法になって・くると、隣接する配線間の寄生容量が無視
出水なくなり、従来の平行平板近似式による見積り容量
では不十分であることがわかってきた。例えば、同じ絶
縁膜１−Ｌの配線間隔Ｗ２と配線の厚さｔ２及び絶縁膜
の厚さｔｌの寸法が等しい場りは、実際には、第２図（
ｙｔ ＞に示す配線間容量Ｃ２が第２図（ｂ）に示す配
線と半導体基板間の容ｆｆｉ ＜Ｚ １より大きくなる
。このことは、アイイーイーイー・１〜ランザクジヨン
・エレクトロン・デバイシス（ＩＥＥＥ４ｒａｎｓａｃ
ｔｉｏｎ・Ｅｌｅｃｔｒｏｎ−Ｄｅｖｉｃｅｓ） 、１
９８３年、Ｅ Ｄ −３０号の第１８３〜１８５頁に記
載された論文［二次及び三次元間に於ける近似容量計算
式（Ｓ ｉｍｐｌｅ Ｆ ｏｒｍｕｌｅｓ ｒ ｏｒＴ
ｗｏａｎｄＴｈｒｅｅ ＤｉｍｅｎｓｉｏｎａｌＣ
ａｐａｃｉＬａｎｃｅｓ ）Ｈの計算式で算出してみる
と、配線間の′ｆメ琶Ｃ、は、配線層と半導体基板間の
容量Ｃ２の１．４倍となることがわかった。
従って、パスラインのように複数の配線が隣接して平行
に走る場合は、単独の配線に比べ容量が大きくなる。更
に、このパスラインは回路全体に渡るので、配線の長さ
が長く、より寄生容量が増大することになる。このため
半導体装置の消費電力が大きくなり、速度が遅くなると
いう問題がある。
に走る場合は、単独の配線に比べ容量が大きくなる。更
に、このパスラインは回路全体に渡るので、配線の長さ
が長く、より寄生容量が増大することになる。このため
半導体装置の消費電力が大きくなり、速度が遅くなると
いう問題がある。
本発明の目的は配線間の寄生容量をより小さい配線構造
を有する半導体集積回路装置を提供することにある。
を有する半導体集積回路装置を提供することにある。
［課題を解決するための手段〕
本発明の半導体集積回路装置は、半導体基板の一生面に
隣接して平行に走る配線が少くとも二本以上有る半導体
集積回路装置において、互いに隣接する複数の前記配線
が互に別層の絶縁膜に千鳥状に設けられ、且つ前記千鳥
状に設けられた複数の配線の間隔が同一の間隔で形成さ
れていることを３んで構成される。
隣接して平行に走る配線が少くとも二本以上有る半導体
集積回路装置において、互いに隣接する複数の前記配線
が互に別層の絶縁膜に千鳥状に設けられ、且つ前記千鳥
状に設けられた複数の配線の間隔が同一の間隔で形成さ
れていることを３んで構成される。
（実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図である。半導体基板２上に第１の絶縁膜４を
形成し、第１の絶縁膜４の上に従来例の配線間隔Ｗ２に
比べ３倍の間隔をもつ配線間隔Ｗ３で第１の配線５を形
成する。この第１の配線５の厚さ及び幅は従来例の配線
と同じである。
プの断面図である。半導体基板２上に第１の絶縁膜４を
形成し、第１の絶縁膜４の上に従来例の配線間隔Ｗ２に
比べ３倍の間隔をもつ配線間隔Ｗ３で第１の配線５を形
成する。この第１の配線５の厚さ及び幅は従来例の配線
と同じである。
次に、第１の配線５を片む第１の絶縁膜４上に、第２の
絶縁膜７を形成する。この第２の絶縁膜７の厚さｔ、と
第１の絶縁膜４の厚さｔ、は従来例の絶縁膜の厚さと同
じに形成する。次に、第２の絶縁膜７の上に第２の配線
６を形成する。この第２の配線の厚さ及び幅も従来例と
同じである。また、この第２の配線７の間隔は、第１の
配線５の間隔と同じに形成し、第２の配線層７は隣合う
第１の配線層５とは千鳥状に形成する。このようにすれ
ば、この８本の配線が基板２に占る面積は従来例と変ら
ないことになる。
絶縁膜７を形成する。この第２の絶縁膜７の厚さｔ、と
第１の絶縁膜４の厚さｔ、は従来例の絶縁膜の厚さと同
じに形成する。次に、第２の絶縁膜７の上に第２の配線
６を形成する。この第２の配線の厚さ及び幅も従来例と
同じである。また、この第２の配線７の間隔は、第１の
配線５の間隔と同じに形成し、第２の配線層７は隣合う
第１の配線層５とは千鳥状に形成する。このようにすれ
ば、この８本の配線が基板２に占る面積は従来例と変ら
ないことになる。
次に、この半導体装置の寄生容量を見積もると、同層ト
の配線間の距離は従来に比し３倍となるので、同層の配
線間の容量Ｃ′２は従来例に比し２０％程度に減少する
。また、異層の配線間の容量Ｃ９は、配線層間の容量Ｃ
２に対して約５０％になることが三次元シュミレーショ
ンで確認された４、この結果、この実施例の寄生容量は
従来の容量に比べ３０°６減少し、単層の配線層の場合
の容量の１０％程度増の容量に留まった。
の配線間の距離は従来に比し３倍となるので、同層の配
線間の容量Ｃ′２は従来例に比し２０％程度に減少する
。また、異層の配線間の容量Ｃ９は、配線層間の容量Ｃ
２に対して約５０％になることが三次元シュミレーショ
ンで確認された４、この結果、この実施例の寄生容量は
従来の容量に比べ３０°６減少し、単層の配線層の場合
の容量の１０％程度増の容量に留まった。
以上説明したように本発明の半導体装置は、互に隣接す
る配線を別層に千鳥状に形成することにより、配線の占
る面積を変えることなく、配線による寄生容量を減らす
ことが出来たので、消費電力の少ない、高速度の半導体
装置が得られるという効果がある。
る配線を別層に千鳥状に形成することにより、配線の占
る面積を変えることなく、配線による寄生容量を減らす
ことが出来たので、消費電力の少ない、高速度の半導体
装置が得られるという効果がある。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図（ａ）及び（ｂ）は従来の半導体集
積回路装置の複数本の配線が基板上の絶縁膜上に形成さ
れた状態と１本の配線が形成された状態とを示す半導体
チップの断面図である。 １・・・絶縁膜、２・・・半導体基板、３・・・配線、
４・・・第１の絶縁膜、５・・・第１の配線、６・・・
第２の配線、７・・・第２の絶縁膜。
プの断面図、第２図（ａ）及び（ｂ）は従来の半導体集
積回路装置の複数本の配線が基板上の絶縁膜上に形成さ
れた状態と１本の配線が形成された状態とを示す半導体
チップの断面図である。 １・・・絶縁膜、２・・・半導体基板、３・・・配線、
４・・・第１の絶縁膜、５・・・第１の配線、６・・・
第２の配線、７・・・第２の絶縁膜。
Claims (1)
- 半導体基板の一主面に隣接して平行に走る配線が少くと
も二本以上有る半導体集積回路装置において、互いに隣
接する複数の前記配線が互に別層の絶縁膜に千鳥状に設
けられ、且つ前記千鳥状に設けられた複数の配線の間隔
が同一の間隔で形成されていることを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115879A JPH01286332A (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115879A JPH01286332A (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286332A true JPH01286332A (ja) | 1989-11-17 |
Family
ID=14673435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115879A Pending JPH01286332A (ja) | 1988-05-11 | 1988-05-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286332A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929528A (en) * | 1996-04-22 | 1999-07-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
-
1988
- 1988-05-11 JP JP63115879A patent/JPH01286332A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5929528A (en) * | 1996-04-22 | 1999-07-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US6069067A (en) * | 1996-04-22 | 2000-05-30 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
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