JPH01286363A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH01286363A JPH01286363A JP63116114A JP11611488A JPH01286363A JP H01286363 A JPH01286363 A JP H01286363A JP 63116114 A JP63116114 A JP 63116114A JP 11611488 A JP11611488 A JP 11611488A JP H01286363 A JPH01286363 A JP H01286363A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- sog
- insulation film
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/675—Gate sidewall spacers
- H10D64/679—Gate sidewall spacers comprising air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置に関し、特に耐ホツトキャ
リア及び低ゲート容量のＭＯ３型電界効果トランジスタ
に関する。
リア及び低ゲート容量のＭＯ３型電界効果トランジスタ
に関する。
ＭＯＳ型半導体装置のドレイン領域での電界を緩和して
信頼性を高めた構造としてＬ Ｄ Ｄ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と呼ばれる構造がある。
信頼性を高めた構造としてＬ Ｄ Ｄ （Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と呼ばれる構造がある。
第２図は従来のＬＤＤ構造のＭＯＳ）ランジスタの一例
の断面図である。
の断面図である。
Ｐ型シリコン基板１にフィールド酸化膜２を形成して素
子領域を区画し、その素子領域にゲート酸化膜３を形成
する。この上に多結晶シリコンの ・ゲート電極４を形
成した後、リンのイオン注入で低濃度のＮ−型領域５を
形成する０表面にＣＶＤ法で酸化膜を形成し、エッチバ
ック法にてゲート電極４の側壁にのみ側壁絶縁膜６を形
成し、砒素のイオン注入で高濃度のＮ＋型領領域７形成
する。
子領域を区画し、その素子領域にゲート酸化膜３を形成
する。この上に多結晶シリコンの ・ゲート電極４を形
成した後、リンのイオン注入で低濃度のＮ−型領域５を
形成する０表面にＣＶＤ法で酸化膜を形成し、エッチバ
ック法にてゲート電極４の側壁にのみ側壁絶縁膜６を形
成し、砒素のイオン注入で高濃度のＮ＋型領領域７形成
する。
しかし、従来のＭＯＳ型電界効果トランジスタでは、ゲ
ート電極の膜厚を、層抵抗の増大、ソース・ドレイン形
成時のイオン注入の突抜けなどの問題により薄く出来な
い為、ゲート電極側壁部の対ソース・トレイン容量を小
さく出来ず、素子を微細化すればする程トランジスタ能
力を低下させる重要な要因になるという欠点がある。
ート電極の膜厚を、層抵抗の増大、ソース・ドレイン形
成時のイオン注入の突抜けなどの問題により薄く出来な
い為、ゲート電極側壁部の対ソース・トレイン容量を小
さく出来ず、素子を微細化すればする程トランジスタ能
力を低下させる重要な要因になるという欠点がある。
本発明は、ＭＯ３型電界効果トランジスタを構成要素と
するＭＯ３型半導体装置において、前記ＭＯ３型電界効
果トランジスタのソース・ドレイン領域をゲート電極に
重なる低濃度不純物層と前記ゲート電極の重ならない高
濃度不純物層とにより形成すると共に前記ゲート電極の
側壁に空洞を設けたものである。
するＭＯ３型半導体装置において、前記ＭＯ３型電界効
果トランジスタのソース・ドレイン領域をゲート電極に
重なる低濃度不純物層と前記ゲート電極の重ならない高
濃度不純物層とにより形成すると共に前記ゲート電極の
側壁に空洞を設けたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｅ）は本発明の一実施例の製造方法を
説明するための工程順に示した平面図（（ｃ）図）及び
断面図（（ａ＞、（ｂ）、（ｄ）。
説明するための工程順に示した平面図（（ｃ）図）及び
断面図（（ａ＞、（ｂ）、（ｄ）。
＜ｅ）図）である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板１
を選択酸化してフィールド酸化膜２を形成して素子領域
を区画する。この素子領域内にゲート酸化ｒＴＡ３を形
成する。全面に多結晶シリコンを堆積した後、ホトリソ
グラフィ法にてゲート電極４を形成する。加速エネルギ
ー３０ｋｅＶ、ドーズ量５ Ｘ １０１３ｃｍ−２でリ
ンをイオン注入して低濃度のＮ−型領域５を形成する。
を選択酸化してフィールド酸化膜２を形成して素子領域
を区画する。この素子領域内にゲート酸化ｒＴＡ３を形
成する。全面に多結晶シリコンを堆積した後、ホトリソ
グラフィ法にてゲート電極４を形成する。加速エネルギ
ー３０ｋｅＶ、ドーズ量５ Ｘ １０１３ｃｍ−２でリ
ンをイオン注入して低濃度のＮ−型領域５を形成する。
熱酸化シリコン表面を酸化膜で覆った後、スピンオング
ラス（以下ＳＯＧという）膜６を塗布し、窒素雰囲気中
で８００℃、６０分の熱処理を行う。
ラス（以下ＳＯＧという）膜６を塗布し、窒素雰囲気中
で８００℃、６０分の熱処理を行う。
次に、第１図（ｂ）に示すように、エッチバック法にて
、ゲート電極４の側壁部のみＳＯＧ膜６を残し、側壁絶
縁膜を形成する。次に、加速エネルギー７０ｋｅＶ、ド
ーズ量５ Ｘ １０１５ｃｍ−２で砒素をイオン注入し
て高濃度のＮ”型領域７を形成す。ＣＶＤ法により全表
面に厚さ約６００ｎｍの層間絶縁膜８を堆積する。
、ゲート電極４の側壁部のみＳＯＧ膜６を残し、側壁絶
縁膜を形成する。次に、加速エネルギー７０ｋｅＶ、ド
ーズ量５ Ｘ １０１５ｃｍ−２で砒素をイオン注入し
て高濃度のＮ”型領域７を形成す。ＣＶＤ法により全表
面に厚さ約６００ｎｍの層間絶縁膜８を堆積する。
次に、第１図（ｃ）、（ｄ）に示すように、ホトリソグ
ラフィ法にてフィールド酸化膜２の上にゲート電極を含
むようにレジストを塗布し、パターニングして開口部１
１を形成する。次に、ドライエツチング法にて層間絶縁
膜８を選択除去する。その後、フッ酸にてゲート電極４
の側壁部に形成したＳＯＧ膜６（側壁絶縁膜）を上記レ
ジストの開孔部１１より除去する（ＳＯＧ膜は酸化膜に
比べてフッ酸に対するエツチング速度は十分大きい）。
ラフィ法にてフィールド酸化膜２の上にゲート電極を含
むようにレジストを塗布し、パターニングして開口部１
１を形成する。次に、ドライエツチング法にて層間絶縁
膜８を選択除去する。その後、フッ酸にてゲート電極４
の側壁部に形成したＳＯＧ膜６（側壁絶縁膜）を上記レ
ジストの開孔部１１より除去する（ＳＯＧ膜は酸化膜に
比べてフッ酸に対するエツチング速度は十分大きい）。
その後、水素と酸素の混合雰囲気中で酸化し、ＳＯＧ膜
の除去された空洞９のゲート電極の側壁及びシリコン基
板上に厚さ約３０ｎｍの酸化膜を形成する。
の除去された空洞９のゲート電極の側壁及びシリコン基
板上に厚さ約３０ｎｍの酸化膜を形成する。
次に、第１図（ｅ）に示すように、ホトリソグラフィ法
によって眉間絶縁層８にコンタクト用開口部を設けた後
、Ａρ配線１２を形成する。
によって眉間絶縁層８にコンタクト用開口部を設けた後
、Ａρ配線１２を形成する。
このようにして、本発明の一実施例のＭＯ３型トランジ
スタを得るとかできる。
スタを得るとかできる。
以上説明したように、本発明は、ゲート電極側壁に形成
された側壁絶縁膜を除去して空洞を形成することにより
、ゲート電極側面の対ソース・ドレイン容量を著しく低
減できる効果がある。
された側壁絶縁膜を除去して空洞を形成することにより
、ゲート電極側面の対ソース・ドレイン容量を著しく低
減できる効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例の製造方法を
説明するための断面図及び平面図、第２図は従来のＬＤ
Ｄ構造ＭＯ９型トランジスタの一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極、５・・
・Ｎ−型領域、６・・・Ｓ ＯＧ膜、７・・・Ｎ＋型領
領域８・・・層間絶縁膜、９・・・空洞、１１・・・開
口部、１２・・・Ａρ配線。
説明するための断面図及び平面図、第２図は従来のＬＤ
Ｄ構造ＭＯ９型トランジスタの一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極、５・・
・Ｎ−型領域、６・・・Ｓ ＯＧ膜、７・・・Ｎ＋型領
領域８・・・層間絶縁膜、９・・・空洞、１１・・・開
口部、１２・・・Ａρ配線。
Claims (1)
- ＭＯＳ型電界効果トランジスタを構成要素とするＭＯ
Ｓ型半導体装置において、前記ＭＯＳ型電界効果トラン
ジスタのソース・ドレイン領域をゲート電極に重なる低
濃度不純物層と前記ゲート電極の重ならない高濃度不純
物層とにより形成すると共に前記ゲート電極の側壁に空
洞があることを特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116114A JPH01286363A (ja) | 1988-05-12 | 1988-05-12 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63116114A JPH01286363A (ja) | 1988-05-12 | 1988-05-12 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01286363A true JPH01286363A (ja) | 1989-11-17 |
Family
ID=14679041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63116114A Pending JPH01286363A (ja) | 1988-05-12 | 1988-05-12 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01286363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241203A (en) * | 1991-07-10 | 1993-08-31 | International Business Machines Corporation | Inverse T-gate FET transistor with lightly doped source and drain region |
| US6051861A (en) * | 1996-03-07 | 2000-04-18 | Nec Corporation | Semiconductor device with reduced fringe capacitance and short channel effect |
-
1988
- 1988-05-12 JP JP63116114A patent/JPH01286363A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241203A (en) * | 1991-07-10 | 1993-08-31 | International Business Machines Corporation | Inverse T-gate FET transistor with lightly doped source and drain region |
| US6051861A (en) * | 1996-03-07 | 2000-04-18 | Nec Corporation | Semiconductor device with reduced fringe capacitance and short channel effect |
| US6124176A (en) * | 1996-03-07 | 2000-09-26 | Nec Corporation | Method of producing a semiconductor device with reduced fringe capacitance and short channel effect |
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