JPH01290192A - Ｄ−ｒａｍのリフレッシュ制御方式 - Google Patents
Ｄ−ｒａｍのリフレッシュ制御方式Info
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- JPH01290192A JPH01290192A JP63119168A JP11916888A JPH01290192A JP H01290192 A JPH01290192 A JP H01290192A JP 63119168 A JP63119168 A JP 63119168A JP 11916888 A JP11916888 A JP 11916888A JP H01290192 A JPH01290192 A JP H01290192A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１゛産業上の利用分野」
本発明はダイナミックメモリ（以下Ｄ−ＲＡＭという）
のリフレッシュ制御方式に係り、特にＤ−ＲＡＭのリフ
レッシュ要求信号と、ＣＰＵ及びＣＰｕ以外のアクセス
要求信号とが夫々非同期に発振されている装器における
Ｄ−ＲＡＭのリフレッシュ制御方式に関する。
のリフレッシュ制御方式に係り、特にＤ−ＲＡＭのリフ
レッシュ要求信号と、ＣＰＵ及びＣＰｕ以外のアクセス
要求信号とが夫々非同期に発振されている装器における
Ｄ−ＲＡＭのリフレッシュ制御方式に関する。
「従来の技術」
従来より、高速プリンタその他の制御システムに使用さ
れるメモリには、高集積密度で且つ消費電力の少ないＤ
−ＲＡＭが多く用いられているが、ローＲＡＭはゲート
のストレーキャパシティを利用して電荷を蓄積する構成
を採る為に、リーク電流等によって前記電荷が時間とと
もに消失してしまう。
れるメモリには、高集積密度で且つ消費電力の少ないＤ
−ＲＡＭが多く用いられているが、ローＲＡＭはゲート
のストレーキャパシティを利用して電荷を蓄積する構成
を採る為に、リーク電流等によって前記電荷が時間とと
もに消失してしまう。
この為前記Ｄ−ＲＡＭを組込んだ制御システムにおいて
は所定時間内に周期的にクロックパルスを加えて電荷を
おぎなう、いわゆるリフレッシュ処理が必要になる。
は所定時間内に周期的にクロックパルスを加えて電荷を
おぎなう、いわゆるリフレッシュ処理が必要になる。
このようなリフレッシュ処理を行う為に、一般にリフレ
ジシュ要求信号を所定時間毎に強制的にＤ−ＲＡＭ側に
送イδしリフレッシュを行うようにしているが、リフレ
ッシュサイクルは極めて短い時間間隔で行われ、而もリ
フレジシュ要求信号の為のクロック系を通常のアクセス
命令の為のクロ７り系と別系統で構成している為に、必
然的にＣＰＵその他のデバイスのメモリアクセス動作と
リフレッシュ動作が競合し易い。
ジシュ要求信号を所定時間毎に強制的にＤ−ＲＡＭ側に
送イδしリフレッシュを行うようにしているが、リフレ
ッシュサイクルは極めて短い時間間隔で行われ、而もリ
フレジシュ要求信号の為のクロック系を通常のアクセス
命令の為のクロ７り系と別系統で構成している為に、必
然的にＣＰＵその他のデバイスのメモリアクセス動作と
リフレッシュ動作が競合し易い。
「発明が解決しようとするＷ１８」
この為かかる競合が生じた場合はメモリアクセス要求を
ウェイトさせてその間にリフレッシュ動作を行っている
が、確かにＤ−ＲＡＭとのメモリアクセスがＣＰＵを経
由して又はＣＰＵの制御下に行われる装はの場合には、
前記メモリアクセス要求をウェイトさせる事はソフト的
にも又ハード的にも容易であるが１例えばページプリン
タのようにＤ−ＲＡＭからなるビデオメモリ装置を用い
、該ビデオメモリへの画像データの転送をＣＰＵの動作
とは独立させてＤＭＡコントローラで行うようにした装
置や、又プリントエンジン側の制御に基づいて前記ビデ
オメモリとメモリアクセスを行うような装置のようにＤ
−ＲＡＭがＣＰＵ以外のデバイスと直接アクセス（以下
０Ｍアクセスという）する装置の場合には該叶アクセス
要求をウェイトさせるのが極めて困難な場合がある。
ウェイトさせてその間にリフレッシュ動作を行っている
が、確かにＤ−ＲＡＭとのメモリアクセスがＣＰＵを経
由して又はＣＰＵの制御下に行われる装はの場合には、
前記メモリアクセス要求をウェイトさせる事はソフト的
にも又ハード的にも容易であるが１例えばページプリン
タのようにＤ−ＲＡＭからなるビデオメモリ装置を用い
、該ビデオメモリへの画像データの転送をＣＰＵの動作
とは独立させてＤＭＡコントローラで行うようにした装
置や、又プリントエンジン側の制御に基づいて前記ビデ
オメモリとメモリアクセスを行うような装置のようにＤ
−ＲＡＭがＣＰＵ以外のデバイスと直接アクセス（以下
０Ｍアクセスという）する装置の場合には該叶アクセス
要求をウェイトさせるのが極めて困難な場合がある。
即ち前記装置においては、前記ＤＭアクセス要求信号は
ＣＰＵよりのプログラム制御によりソフト的に制御され
るものではなく ＤＭＡコントローラ等に基づいてハー
ドウェア的に制御される為に自由度がなく、従って該要
求信号をウェイトさせる場合必然的にその回路構成が複
雑化するのみならず、特に前記要求信号を他のデバイス
の制御信号として利用する場合やプリントエンジン側の
制御下に基づいて前記メモリアクセス要求信号が発振さ
れる構成の制御システムにおいては、アクセス要求信号
をウェイトさせる事が不可能な場合がある。
ＣＰＵよりのプログラム制御によりソフト的に制御され
るものではなく ＤＭＡコントローラ等に基づいてハー
ドウェア的に制御される為に自由度がなく、従って該要
求信号をウェイトさせる場合必然的にその回路構成が複
雑化するのみならず、特に前記要求信号を他のデバイス
の制御信号として利用する場合やプリントエンジン側の
制御下に基づいて前記メモリアクセス要求信号が発振さ
れる構成の制御システムにおいては、アクセス要求信号
をウェイトさせる事が不可能な場合がある。
本発明はかかる従来技術の欠点に鑑み、リフレッシュ動
作とメモリアクセス要求が競合した場合に、いずれか−
の動作を一律に選択するのではなく、アクセス要求信号
発振側のデバイスに合わせて選択的に優先順位を決定し
、これによりＤ−ＲＡＭのリプレー２シユ動作、ＣＰｕ
のアクセス及びＣＰｕ以外のデバイスのアクセス動作が
夫々鰻も好ましい時期に行い得、特に高速プリンタの制
御システムのようにＣＰＵ及びＣＰＵ以外のデバイスの
アクセス動作が混在して頻繁に生じるシステムに有効な
リフレッシュ制御方式を提供する事を目的とする。
作とメモリアクセス要求が競合した場合に、いずれか−
の動作を一律に選択するのではなく、アクセス要求信号
発振側のデバイスに合わせて選択的に優先順位を決定し
、これによりＤ−ＲＡＭのリプレー２シユ動作、ＣＰｕ
のアクセス及びＣＰｕ以外のデバイスのアクセス動作が
夫々鰻も好ましい時期に行い得、特に高速プリンタの制
御システムのようにＣＰＵ及びＣＰＵ以外のデバイスの
アクセス動作が混在して頻繁に生じるシステムに有効な
リフレッシュ制御方式を提供する事を目的とする。
「課題を解決する為の手段」
前記したように、リフレッシュ要求信号と。
ＣＰＵ及びＣＰＵ以外のデバイスのアクセス要求信号と
が夫々非同期に発振されている装置においては、前記し
たようにリフレーアシュサイクルは４〜１８ｍ５ｅｃ程
度の極めて短い時間間隔で行われる為に、 ｃｐｕのア
クセス要求信号とリフレッシュ要求信号、及びデバイス
のアクセス要求信号とリフレッシュ要求信号が競合する
場合が多々ある。しかしながらＣＰＵと他のデバイス間
においては、−般的にＩ１ＭＡコントローラを介してＣ
ＰＵ側で前記デバイスとＤ−ＲＡＭのＲＥＡ口／ＷＲＩ
ＴＥ処理を一任する構成を取る為に、両者の競合を考慮
する必要がなく、前二者の競合についてのみ考慮すれば
よい。
が夫々非同期に発振されている装置においては、前記し
たようにリフレーアシュサイクルは４〜１８ｍ５ｅｃ程
度の極めて短い時間間隔で行われる為に、 ｃｐｕのア
クセス要求信号とリフレッシュ要求信号、及びデバイス
のアクセス要求信号とリフレッシュ要求信号が競合する
場合が多々ある。しかしながらＣＰＵと他のデバイス間
においては、−般的にＩ１ＭＡコントローラを介してＣ
ＰＵ側で前記デバイスとＤ−ＲＡＭのＲＥＡ口／ＷＲＩ
ＴＥ処理を一任する構成を取る為に、両者の競合を考慮
する必要がなく、前二者の競合についてのみ考慮すれば
よい。
即ち本発明の特徴とする所は、リフレッシュ要求信号と
、ＣＰＩＪ及びＣＰＵ以外のデバイスのアクセス要求信
号とが夫々非同期に発振されている装置において、リフ
レッシュ動作とメモリアクセス要求が競合した場合に、
いずれか−の動作を一律に選択するのではなく、アクセ
ス要求信号発振側のデバイスに合わせて選択的に優先順
位を決定し、これによりＥｌ−ＲＡＭのリフレッシュ動
作、ＣＰＵのアクセス及びＣＰＵ以外のデバイスのアク
セス動作が最も好ましい時期に行う点にある。
、ＣＰＩＪ及びＣＰＵ以外のデバイスのアクセス要求信
号とが夫々非同期に発振されている装置において、リフ
レッシュ動作とメモリアクセス要求が競合した場合に、
いずれか−の動作を一律に選択するのではなく、アクセ
ス要求信号発振側のデバイスに合わせて選択的に優先順
位を決定し、これによりＥｌ−ＲＡＭのリフレッシュ動
作、ＣＰＵのアクセス及びＣＰＵ以外のデバイスのアク
セス動作が最も好ましい時期に行う点にある。
次に本発明の特徴を順を追って詳細に説明する。
先ずＣＰＵのアクセス動作は、例えばＣＰＵより出力さ
れるアドレス信号に基づいてフォントメモリ等よりデー
タをＲＥＡＤ ＬなからＤ−ＲＡＭに書込み動作を行う
等、プログラム制御に基づいて行われる。為に、−命令
の実行時間は必然的に長くなり、リフレッシュ必要サイ
クルタイムを超えてしまう。
れるアドレス信号に基づいてフォントメモリ等よりデー
タをＲＥＡＤ ＬなからＤ−ＲＡＭに書込み動作を行う
等、プログラム制御に基づいて行われる。為に、−命令
の実行時間は必然的に長くなり、リフレッシュ必要サイ
クルタイムを超えてしまう。
従って前記ＣＰｕのアクセス要求信号とリフレッシュ要
求信号が競合した場合には前記リフレッシュ動作を優先
して実行する事を本発明の第１の特徴とする。
求信号が競合した場合には前記リフレッシュ動作を優先
して実行する事を本発明の第１の特徴とする。
この場合ＣＰＵのアクセスはプログラム制御に基づいて
行われる為に、前記アクセス要求信号を遅延させ、リフ
レッシュの空き時間に割り込ませる：バは容易である。
行われる為に、前記アクセス要求信号を遅延させ、リフ
レッシュの空き時間に割り込ませる：バは容易である。
一方、前記デバイスの［＋−ＲＡＭアクセス動作は。
専用のＤＭＡコントローラ等に基づ＜ ＣＰＵが関与し
ないハードウェアで行う一種の高速転記作業である為に
、リフレッシュ必要サイクル内に十分行う事が可能であ
る。
ないハードウェアで行う一種の高速転記作業である為に
、リフレッシュ必要サイクル内に十分行う事が可能であ
る。
そこで本発明の第２の特徴とする所は、前記デバイスの
Ｄ−ＲＡＭアクセス要求信号とリフレッシュ要求信号が
競合した場合には前記デバイスのアクセス動作を優先し
て実行するものであり、そして前記デバイスのアクセス
動作終了と同時にリフレッシュ動作を行なうようにすれ
ばリフレッシュ処理に同等支障が生じる余地がない。
Ｄ−ＲＡＭアクセス要求信号とリフレッシュ要求信号が
競合した場合には前記デバイスのアクセス動作を優先し
て実行するものであり、そして前記デバイスのアクセス
動作終了と同時にリフレッシュ動作を行なうようにすれ
ばリフレッシュ処理に同等支障が生じる余地がない。
而もハードウェアにより行われる前記デバイスのＤ−Ｒ
ＡＩＩＩアクセス動作を優先する為に、ウェイト等を行
うハードウェアが不要になり、回路構成が単純化すると
ともに、前記要求信号を他のデバイスの制御信号として
利用する場合や外部装置例えばプリントエンジン側の制
御下に基づいて前記メモリアクセス要求信号が発振され
る構成の制御システムにおいても適用可能であり極めて
汎用性を有す。
ＡＩＩＩアクセス動作を優先する為に、ウェイト等を行
うハードウェアが不要になり、回路構成が単純化すると
ともに、前記要求信号を他のデバイスの制御信号として
利用する場合や外部装置例えばプリントエンジン側の制
御下に基づいて前記メモリアクセス要求信号が発振され
る構成の制御システムにおいても適用可能であり極めて
汎用性を有す。
「実施例」
以下、図面を参照して本発明の好適な実施例を例示的に
詳しく説明する。ただしこの実施例に記載されている４
１！成部品の寸法、材質、形状、その相対配置などは特
に特定的な記載がない限りは。
詳しく説明する。ただしこの実施例に記載されている４
１！成部品の寸法、材質、形状、その相対配置などは特
に特定的な記載がない限りは。
この発明の範囲をそれのみに限定する趣旨ではなく、単
なる説明例に過ぎない。
なる説明例に過ぎない。
第１図は本発明の実施例に係るリフレッシュ制御部の回
路構成を示すブロック図である。
路構成を示すブロック図である。
図中１１はバッファ、１２はリフレッシュ禁止パルス発
生回路、１３は入力否定インバータ、１４はアンドゲー
ト、１５及びＩ６はいずれもリフレッシュ終了信号に基
づいてリセットされるフリップフロー２プ、１８は、リ
クエスト要求信号が出力された場合にＣＰＵアクセス要
求信号を無効とする判定回路である。
生回路、１３は入力否定インバータ、１４はアンドゲー
ト、１５及びＩ６はいずれもリフレッシュ終了信号に基
づいてリセットされるフリップフロー２プ、１８は、リ
クエスト要求信号が出力された場合にＣＰＵアクセス要
求信号を無効とする判定回路である。
次にかかる実施例の作用を第２図のタイムチャート図に
基づいて説明する。
基づいて説明する。
ＣＰυ以外のデバイスよりのＤＭアクセス要求信号Ｐ１
が、所定周期サイクルでバッファ１１を介してリフレッ
シュ禁止パルス発生回路１２に入力されると、該発生回
路１２内で前記要求信号ＰＩのパルス幅ｔ５とリフレッ
シュ動作信号のパルス部上〇の和にほぼ等しいパルス＠
ｔ７を有するパルス信号を生成するとともに、該信号の
サイクル間隔をＤ）１アクセス要求信号Ｐ１とその立下
がり（終了）時期と一致させたリフレッシュ禁止信号ｐ
２を出力させる。そして該発生回路１２より出力された
リフレッシュ禁止信号Ｐ２は入力否定インバータ１３に
より反転Ｐ２° されてアンドゲート１４に入力される
。
が、所定周期サイクルでバッファ１１を介してリフレッ
シュ禁止パルス発生回路１２に入力されると、該発生回
路１２内で前記要求信号ＰＩのパルス幅ｔ５とリフレッ
シュ動作信号のパルス部上〇の和にほぼ等しいパルス＠
ｔ７を有するパルス信号を生成するとともに、該信号の
サイクル間隔をＤ）１アクセス要求信号Ｐ１とその立下
がり（終了）時期と一致させたリフレッシュ禁止信号ｐ
２を出力させる。そして該発生回路１２より出力された
リフレッシュ禁止信号Ｐ２は入力否定インバータ１３に
より反転Ｐ２° されてアンドゲート１４に入力される
。
一方前記ＤＨアクセス要求信号ＰＩと非同期で周期的に
発振しているリフレッシュ要求信号Ｐ３はフリップフロ
ップ１５によりホールドＰ３’された状態で、アンドゲ
ート１４の他の入力端子に入力される。この際リフレッ
シュ禁止信号Ｐ２は入力否定インバータ１３により反転
Ｐ２’ された状態で、アンドゲート１４に入力されて
いる為に、該禁止信号Ｐ２が非アクティブ（Ｌａ）の場
合のみリフレッシュ許可信号Ｐ４がフリップフロップ１
６に入力され、該フリップフロップ１６よりリフレッシ
ュ動作信号Ｐ５が出力される事になる。そしてリフレフ
シュ動作終了と同時に前記両フリップフロップ１５．１
８にリセット信号ＲＦが送信されて前記各信号Ｐ４のホ
ールド状態が解消され、以下前記動作を繰り返す。
発振しているリフレッシュ要求信号Ｐ３はフリップフロ
ップ１５によりホールドＰ３’された状態で、アンドゲ
ート１４の他の入力端子に入力される。この際リフレッ
シュ禁止信号Ｐ２は入力否定インバータ１３により反転
Ｐ２’ された状態で、アンドゲート１４に入力されて
いる為に、該禁止信号Ｐ２が非アクティブ（Ｌａ）の場
合のみリフレッシュ許可信号Ｐ４がフリップフロップ１
６に入力され、該フリップフロップ１６よりリフレッシ
ュ動作信号Ｐ５が出力される事になる。そしてリフレフ
シュ動作終了と同時に前記両フリップフロップ１５．１
８にリセット信号ＲＦが送信されて前記各信号Ｐ４のホ
ールド状態が解消され、以下前記動作を繰り返す。
一方前記ホールドされているリフレッシュ要求信号Ｐ３
’は判定回路１８にも出力され、該要求信号Ｐ３’が出
力されている間、ＣＰＵアクセス要求信号ｐ８は判定回
路１８にて無効又はウェイトさせ、該要求信号Ｐ３°が
非アクティブ（Ｌａ）になった後ＣＰＵアクセス動作を
行う、尚前記判定回路１８はＣＰｔ１内に設けてもよい
。
’は判定回路１８にも出力され、該要求信号Ｐ３’が出
力されている間、ＣＰＵアクセス要求信号ｐ８は判定回
路１８にて無効又はウェイトさせ、該要求信号Ｐ３°が
非アクティブ（Ｌａ）になった後ＣＰＵアクセス動作を
行う、尚前記判定回路１８はＣＰｔ１内に設けてもよい
。
尚かかる実施例によれば、誤って開アクセス要求信号Ｐ
１とＣＰＵアクセス要求信号Ｐ８が競合した場合におい
ても、開アクセス要求信号Ｐ！が優先して実行されるよ
うに、判定回路１８の入力側にオア回路１７を設け、リ
フレッシュ要求信号Ｐｌ’とともに１３Ｍアクセス要求
信号ｐ１が入力されるよう構成してもよい。
１とＣＰＵアクセス要求信号Ｐ８が競合した場合におい
ても、開アクセス要求信号Ｐ！が優先して実行されるよ
うに、判定回路１８の入力側にオア回路１７を設け、リ
フレッシュ要求信号Ｐｌ’とともに１３Ｍアクセス要求
信号ｐ１が入力されるよう構成してもよい。
従ってかかる実施例によれば第３図（ａ）のメインルー
チン図に示すように、ＤＭアクセス要求信号ｐｔが出さ
れておらず（ＳＴＥＰ １０） 、又ＣＰＵアクセス要
求信号Ｐ８も出されていない状態（ＳＴＥＰ ２０）で
、リフレッシュ要求信号ｐ３が出された場合には（ＳＴ
ＥＰ ３０）公知のように、リフレッシュアドレスカウ
ンタ４によりアドレス更新しながらリフレッシュアドレ
スバス３Ａ及びセレクタ３ａ、３ｂを介して対応するＤ
−ＲＡＭ ２ａ、２ｂのリフレッシュ動作を行う、 （
ＳＴＩ！Ｐ ３１） 一方ＤＭアクセス要求信号Ｐｉが出されている場合は、
第３図（ｂ）のサブルーチン図に移行し、ここでＤＭア
クセス要求信号Ｐ１とリフレッシュ要求信号Ｐ３との競
合の有無を判断し、リフレッシュ要求信号Ｐ３が出され
ていない場合（ＳＴＥＰ ＩＩ）は、夫々対応するアク
セス動作をＤ−ＲＡＭ ２ａ、２ｂとの間で行う（ＳＴ
ＥＰ １２）とともに、ＤＭアクセス実行完了後第３図
（ａ）のメインルーチンに戻る。 （ＳＴＥＰ一方、前
記両信号ＰＩ、Ｐ３が競合した場合は、反転されたリフ
レッシュ禁止信号Ｐ２°がアンドゲート１４に入力され
ているために、リフレッシュ要求信号Ｐ３はフリップフ
ロップ１５によりホールド且つアンドゲート１４の入力
側で待機された状態で外部デバイスとの０Ｍアクセスが
なされ（ＳＴＥＰ １３） 、そしてＯＮアクセスが完
了した段階で、これと同期してリフレッシュ禁止信号Ｐ
２がＬＯ−になるためにアンドゲート１４よりリフレッ
シュ許可信号Ｐ４が出力され、これによりＤ）１アクセ
ス絆了と同時に自動的にリフレッシュ動作を行うことが
出来る（ＳＴＥＰ１４）そしてリフレッシュ動作実行完
了後は第３図（ａ）のメインルーチンに戻る。 （ＳＴ
ＥＰ １５）そして前記メインルーチン移行後（ＳＴＥ
Ｐ ２０）ｃｐｕアクセス要求信号Ｐ８が出されている
場合は、第３図（Ｃ）のサブルーチン図に移行し、ここ
でＣＰＵアクセス要求信号Ｐ８とリフレッシュ要求信号
Ｐ３° との競合の有無を判断し、リフレッシュ要求信
号Ｐ３°が出されていない場合（ＳＴＥＰ ２１）は、
ＣＰＵアクセス動作をＤ−ＲＡＭ ２ａ、２ｂとの間で
行う（ＳＴＥＰ ２２）とともに、 ｃｐｕアクセス実
行完了後第３Ｃ４（ａ）のメインルーチンに戻る。（Ｓ
ＴＥＰ一方、前記両信号Ｐ８ 、Ｐ３°が競合した場合
は１判定回路１８にてＣＰυアクセス要求をホールドし
た状態（ＳＴＥＰ ２２）で、リフレーアシュ動作を完
了させ（ＳＴＥＰ ２３）た後、 ｃｐｕアクセス動作
を行う。
チン図に示すように、ＤＭアクセス要求信号ｐｔが出さ
れておらず（ＳＴＥＰ １０） 、又ＣＰＵアクセス要
求信号Ｐ８も出されていない状態（ＳＴＥＰ ２０）で
、リフレッシュ要求信号ｐ３が出された場合には（ＳＴ
ＥＰ ３０）公知のように、リフレッシュアドレスカウ
ンタ４によりアドレス更新しながらリフレッシュアドレ
スバス３Ａ及びセレクタ３ａ、３ｂを介して対応するＤ
−ＲＡＭ ２ａ、２ｂのリフレッシュ動作を行う、 （
ＳＴＩ！Ｐ ３１） 一方ＤＭアクセス要求信号Ｐｉが出されている場合は、
第３図（ｂ）のサブルーチン図に移行し、ここでＤＭア
クセス要求信号Ｐ１とリフレッシュ要求信号Ｐ３との競
合の有無を判断し、リフレッシュ要求信号Ｐ３が出され
ていない場合（ＳＴＥＰ ＩＩ）は、夫々対応するアク
セス動作をＤ−ＲＡＭ ２ａ、２ｂとの間で行う（ＳＴ
ＥＰ １２）とともに、ＤＭアクセス実行完了後第３図
（ａ）のメインルーチンに戻る。 （ＳＴＥＰ一方、前
記両信号ＰＩ、Ｐ３が競合した場合は、反転されたリフ
レッシュ禁止信号Ｐ２°がアンドゲート１４に入力され
ているために、リフレッシュ要求信号Ｐ３はフリップフ
ロップ１５によりホールド且つアンドゲート１４の入力
側で待機された状態で外部デバイスとの０Ｍアクセスが
なされ（ＳＴＥＰ １３） 、そしてＯＮアクセスが完
了した段階で、これと同期してリフレッシュ禁止信号Ｐ
２がＬＯ−になるためにアンドゲート１４よりリフレッ
シュ許可信号Ｐ４が出力され、これによりＤ）１アクセ
ス絆了と同時に自動的にリフレッシュ動作を行うことが
出来る（ＳＴＥＰ１４）そしてリフレッシュ動作実行完
了後は第３図（ａ）のメインルーチンに戻る。 （ＳＴ
ＥＰ １５）そして前記メインルーチン移行後（ＳＴＥ
Ｐ ２０）ｃｐｕアクセス要求信号Ｐ８が出されている
場合は、第３図（Ｃ）のサブルーチン図に移行し、ここ
でＣＰＵアクセス要求信号Ｐ８とリフレッシュ要求信号
Ｐ３° との競合の有無を判断し、リフレッシュ要求信
号Ｐ３°が出されていない場合（ＳＴＥＰ ２１）は、
ＣＰＵアクセス動作をＤ−ＲＡＭ ２ａ、２ｂとの間で
行う（ＳＴＥＰ ２２）とともに、 ｃｐｕアクセス実
行完了後第３Ｃ４（ａ）のメインルーチンに戻る。（Ｓ
ＴＥＰ一方、前記両信号Ｐ８ 、Ｐ３°が競合した場合
は１判定回路１８にてＣＰυアクセス要求をホールドし
た状態（ＳＴＥＰ ２２）で、リフレーアシュ動作を完
了させ（ＳＴＥＰ ２３）た後、 ｃｐｕアクセス動作
を行う。
（ＳＴＥＰ ２４）
第４図は前記リフレッシュ制御部１０を用いたプリント
コントローラの回路構成を示すブロー２り図で、その＊
＊を簡単に説明するに、１は所定のプロクラムにもとづ
いてコントローラシステム全体を制御するＣＰｏ 、
２はＤ−ＲＡＭメモリ憤域２ａ 、 ２ｂを二つに分
割して構成された画像メモリ装置で、−方のメモリ領域
２ａ又は２ｂでＤＭＡアドレスバス２Ａヲ介してＤＭＡ
アクセスが行われている間、他方の領域をＣＰＵアドレ
スバスＩＡを介してＣＰＵ Ｉ とアクセス可能に構成
している。これによりＤＭＡコントローラ８により前記
メモリ領域２ａ、２ｂの−のメモリ領域２ａとアクセス
している間、ＣＰＵ １が他のメモリ領域２ｂとアクセ
スする事が出来、ＤＭＡアクセスとＣＰＵアクセスを並
行して行う事が出来る。尚図中９は前記領域指定を行う
ゲート回路である。
コントローラの回路構成を示すブロー２り図で、その＊
＊を簡単に説明するに、１は所定のプロクラムにもとづ
いてコントローラシステム全体を制御するＣＰｏ 、
２はＤ−ＲＡＭメモリ憤域２ａ 、 ２ｂを二つに分
割して構成された画像メモリ装置で、−方のメモリ領域
２ａ又は２ｂでＤＭＡアドレスバス２Ａヲ介してＤＭＡ
アクセスが行われている間、他方の領域をＣＰＵアドレ
スバスＩＡを介してＣＰＵ Ｉ とアクセス可能に構成
している。これによりＤＭＡコントローラ８により前記
メモリ領域２ａ、２ｂの−のメモリ領域２ａとアクセス
している間、ＣＰＵ １が他のメモリ領域２ｂとアクセ
スする事が出来、ＤＭＡアクセスとＣＰＵアクセスを並
行して行う事が出来る。尚図中９は前記領域指定を行う
ゲート回路である。
３ａ、３ｂは、ＣＰｕアドレスバスＩＡ、 ＤＭＡアド
レスバス２Ａ、及びリフレッシュアドレスバス３Ａと、
前記一対のメモリ領域２ａ、２ｂとを選択的に接続させ
る為のアドレスセレクタである。
レスバス２Ａ、及びリフレッシュアドレスバス３Ａと、
前記一対のメモリ領域２ａ、２ｂとを選択的に接続させ
る為のアドレスセレクタである。
４はリフレッシュアドレスカウンタで、リフレッシュ終
了信号に基づいて順次アドレス更新されたアドレス信号
をバス３Ａを介してアドレスセレクタ３ａ、３ｂ側に入
力させている。５はＤＭＡアドレスカウンタで、ＤＭＡ
コントローラ８よりの信号に基づいて順次アドレス更新
されたアドレス信号をバス２Ａヲ介してアドレスセレク
タ３ａ、３ｂ側に入力させている。
了信号に基づいて順次アドレス更新されたアドレス信号
をバス３Ａを介してアドレスセレクタ３ａ、３ｂ側に入
力させている。５はＤＭＡアドレスカウンタで、ＤＭＡ
コントローラ８よりの信号に基づいて順次アドレス更新
されたアドレス信号をバス２Ａヲ介してアドレスセレク
タ３ａ、３ｂ側に入力させている。
６はリフレッシュタイマで、ＣＰＵ １を介して所定周
期のリフレッシュ要求信号ｐ３をリフレッシュ制御部ｌ
Ｏに送信する。
期のリフレッシュ要求信号ｐ３をリフレッシュ制御部ｌ
Ｏに送信する。
かかるコントローラ８によれば、切換回路７を介してア
ドレスセレクタ３ａを切り替えながら、ＤＭＡコントロ
ーラ８により前記メモリ領域２ａ、２ｂに順次−ページ
分の画像データの書込みを行った後、該画像データをプ
リントエンジン側の制御信号に基づいてシリアルに読出
す訳であるが、一方のメモリ領域２ａの読出しが終了し
た場合には、そのメモリ領域のアドレスセレクタ３ａを
切り替えてＣＰＵ １ とアクセスする事が出来る。
ドレスセレクタ３ａを切り替えながら、ＤＭＡコントロ
ーラ８により前記メモリ領域２ａ、２ｂに順次−ページ
分の画像データの書込みを行った後、該画像データをプ
リントエンジン側の制御信号に基づいてシリアルに読出
す訳であるが、一方のメモリ領域２ａの読出しが終了し
た場合には、そのメモリ領域のアドレスセレクタ３ａを
切り替えてＣＰＵ １ とアクセスする事が出来る。
一方、リフレッシュ動作については、前記したようにＤ
ＭＡコントローラ８より出力されたＤＭＡ要求信号と、
ＣＰＵ １を介してリフレッシュタイマＧよりのリフレ
ッシュ要求信号Ｐ３とを夫々リフレッシュ制御部ｌＯに
送信し、該制御部ｌＯ内で前記両要求信号が競合しない
場合はそのまま切換回路７を介してアドレスセレクタ３
ａ、３ｂに出力し、又両要求信号が競合した場合は、Ｄ
ＭＡアクセス要求信号を優先させつつ該ＤＭＡとメモリ
領域２ａ、２ｂとのアクセス終了と同時に前記したリフ
レッシュ用要求信号を切換回路７を介してアドレスセレ
クタ３ａ、３ｂに夫々出力し、該信号に基づいてＤＭＡ
アドレスバス２Ａ、及びリフレッシュアドレスバス３Ａ
と対応するダイナミックメモリ領域２ａ、２ｂとが選択
的に接続され、所定のアクセス動作が行われる。
ＭＡコントローラ８より出力されたＤＭＡ要求信号と、
ＣＰＵ １を介してリフレッシュタイマＧよりのリフレ
ッシュ要求信号Ｐ３とを夫々リフレッシュ制御部ｌＯに
送信し、該制御部ｌＯ内で前記両要求信号が競合しない
場合はそのまま切換回路７を介してアドレスセレクタ３
ａ、３ｂに出力し、又両要求信号が競合した場合は、Ｄ
ＭＡアクセス要求信号を優先させつつ該ＤＭＡとメモリ
領域２ａ、２ｂとのアクセス終了と同時に前記したリフ
レッシュ用要求信号を切換回路７を介してアドレスセレ
クタ３ａ、３ｂに夫々出力し、該信号に基づいてＤＭＡ
アドレスバス２Ａ、及びリフレッシュアドレスバス３Ａ
と対応するダイナミックメモリ領域２ａ、２ｂとが選択
的に接続され、所定のアクセス動作が行われる。
一方、ＣＰＵ Ｉよりのアクセス要求信号とリフレッシ
ュ要求信号Ｐ３とが競合した場合は、ＣＰＵ ｌ内の判
定回路又は制御部１０内の判定回路１８にてリフレッシ
ュ要求信号Ｐ３を優先させつつ該リフレッシュ終了と同
時にＣＰＵ １よりアクセス要求信号をアドレスセレク
タ３ａ、３ｂに出力し、該信号に基づいてＣＰＵアドレ
スバスＩＡ及びリフレッシュアドレスバス３Ａが対応す
るダイナミックメモリ領域２ａ、２ｂと選択的に接続さ
れ、所定のアクセス動作が行われる。
ュ要求信号Ｐ３とが競合した場合は、ＣＰＵ ｌ内の判
定回路又は制御部１０内の判定回路１８にてリフレッシ
ュ要求信号Ｐ３を優先させつつ該リフレッシュ終了と同
時にＣＰＵ １よりアクセス要求信号をアドレスセレク
タ３ａ、３ｂに出力し、該信号に基づいてＣＰＵアドレ
スバスＩＡ及びリフレッシュアドレスバス３Ａが対応す
るダイナミックメモリ領域２ａ、２ｂと選択的に接続さ
れ、所定のアクセス動作が行われる。
「効果」
以上記載した如く本発明によれば、リフレッシュ動作と
ＣＰＵ及びＣＰＵ以外のデバイスのアクセス要求信号と
が競合した場合に、いずれか−の動作を−Ｖに選択する
のではなく、アクセス要求信号発振側のデバイスに合わ
せて選択的に優先順位を決定し、これによりＤ−ＲＡＭ
のリフシー２シユ動作、ＣＰｕのアクセス及びＣＰＵ以
外のデバイスのアクセス動作が最も好ましい時期に行い
得、これにより前記デバイスの処理部力が低下する事な
く円滑にリフレッシュ動作が行い得るとともに、自由度
の少ないＣＰＵ以外のデバイスにリフレッシュ処理を行
う為の特別な遅延その他の制御回路が不要になり、回路
構成が簡単化する。
ＣＰＵ及びＣＰＵ以外のデバイスのアクセス要求信号と
が競合した場合に、いずれか−の動作を−Ｖに選択する
のではなく、アクセス要求信号発振側のデバイスに合わ
せて選択的に優先順位を決定し、これによりＤ−ＲＡＭ
のリフシー２シユ動作、ＣＰｕのアクセス及びＣＰＵ以
外のデバイスのアクセス動作が最も好ましい時期に行い
得、これにより前記デバイスの処理部力が低下する事な
く円滑にリフレッシュ動作が行い得るとともに、自由度
の少ないＣＰＵ以外のデバイスにリフレッシュ処理を行
う為の特別な遅延その他の制御回路が不要になり、回路
構成が簡単化する。
又請求項３）においては、前記デバイスのアクセス動作
中、競合したリフレーアシュ要求信号をホールドしてお
き、前記デバイスのアクセス動作終了と同時にリフレッ
シュ動作を行なうようにした為に、ＣＰＵ側で前記アク
セスが終了した番を判断する事なく而もリフレッシュ要
求信号を再度発信させる必要もなく、これにより一層の
回路構成の簡単化とＣＰＵの負担軽減につながる。
中、競合したリフレーアシュ要求信号をホールドしてお
き、前記デバイスのアクセス動作終了と同時にリフレッ
シュ動作を行なうようにした為に、ＣＰＵ側で前記アク
セスが終了した番を判断する事なく而もリフレッシュ要
求信号を再度発信させる必要もなく、これにより一層の
回路構成の簡単化とＣＰＵの負担軽減につながる。
更に請求項２）においては、切換可能な複数のメモリ領
域を有するＤ−ＲＡＭメモリ装置を用い、ＣＰＵとＣＰ
Ｕ以外のデバイスのアクセス要求信号を並行して送信す
るようにした為に、−層の高速化処理が可能となる。
域を有するＤ−ＲＡＭメモリ装置を用い、ＣＰＵとＣＰ
Ｕ以外のデバイスのアクセス要求信号を並行して送信す
るようにした為に、−層の高速化処理が可能となる。
等の種々の著効を有す。
第１図は本発明の実施例に係るリフレッシュ制御部の回
路構成を示すブロック図、第２図及び第３図（ａ）（ｂ
）（ｃ）はその作用を示すタイムチャート図とフローチ
ャート図である。第４図は前記リフレッシュ制御部を用
いたプリントコントローラの回路構成を示すブローツク
図である。 特許出卯人：京セラ株式会社 第１図 １つ 第２図 →ｔ５← Ｐ８．ｒ−７、、ｉ”−ｆｆｉ、− 第３因 （ａ） 第３回 （ｂ） 第３図 （Ｃ）
路構成を示すブロック図、第２図及び第３図（ａ）（ｂ
）（ｃ）はその作用を示すタイムチャート図とフローチ
ャート図である。第４図は前記リフレッシュ制御部を用
いたプリントコントローラの回路構成を示すブローツク
図である。 特許出卯人：京セラ株式会社 第１図 １つ 第２図 →ｔ５← Ｐ８．ｒ−７、、ｉ”−ｆｆｉ、− 第３因 （ａ） 第３回 （ｂ） 第３図 （Ｃ）
Claims (1)
- 【特許請求の範囲】 １）リフレッシュ要求信号と、ＣＰＵ及びＣＰＵ以外の
デバイスのアクセス要求信号とが夫々非同期に発振され
ている装置におけるＤ−ＲＡＭのリフレッシュ制御方式
において、前記デバイスのアクセス要求信号とリフレッ
シュ要求信号が競合した場合には前記デバイスのアクセ
ス動作を優先して実行し、一方前記ＣＰＵのアクセス要
求信号とリフレッシュ要求信号が競合した場合には前記
リフレッシュ動作を優先して実行するようにした事を特
徴とするリフレッシュ制御方式 ２）切換可能な複数のメモリ領域を有するＤ−ＲＡＭメ
モリ装置を用い、ＣＰＵとＣＰＵ以外のデバイスのアク
セス要求信号を並行して送信するようにした請求項１）
記載のリフレッシュ制御方式 ３）前記ＣＰＵ以外のデバイスのアクセス要求信号とリ
フレッシュ要求信号が競合した場合には前記リフレッシ
ュ要求信号をホールドした状態でデバイスのアクセス動
作を優先して実行するとともに該デバイスのアクセス動
作終了と同時に前記ホールドしたリフレッシュ要求信号
に基づいてリフレッシュ動作を行なうようにした事を特
徴とする請求項１）記載のリフレッシュ制御方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119168A JP2691560B2 (ja) | 1988-05-18 | 1988-05-18 | Ｄ−ｒａｍのリフレッシュ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119168A JP2691560B2 (ja) | 1988-05-18 | 1988-05-18 | Ｄ−ｒａｍのリフレッシュ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01290192A true JPH01290192A (ja) | 1989-11-22 |
| JP2691560B2 JP2691560B2 (ja) | 1997-12-17 |
Family
ID=14754594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63119168A Expired - Fee Related JP2691560B2 (ja) | 1988-05-18 | 1988-05-18 | Ｄ−ｒａｍのリフレッシュ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2691560B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345165A (ja) * | 1997-12-05 | 1999-12-14 | Texas Instr Inc <Ti> | アクセス待ち時間を減少するため優先度とバースト制御を使用するトラフィック・コントローラ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829197A (ja) * | 1981-08-12 | 1983-02-21 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 動的メモリのリフレツシユ回路 |
| JPS60151894A (ja) * | 1984-01-20 | 1985-08-09 | Hitachi Ltd | ダイナミツクｒａｍのリフレツシユ回路 |
| JPS61122994A (ja) * | 1984-11-19 | 1986-06-10 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1988
- 1988-05-18 JP JP63119168A patent/JP2691560B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5829197A (ja) * | 1981-08-12 | 1983-02-21 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | 動的メモリのリフレツシユ回路 |
| JPS60151894A (ja) * | 1984-01-20 | 1985-08-09 | Hitachi Ltd | ダイナミツクｒａｍのリフレツシユ回路 |
| JPS61122994A (ja) * | 1984-11-19 | 1986-06-10 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345165A (ja) * | 1997-12-05 | 1999-12-14 | Texas Instr Inc <Ti> | アクセス待ち時間を減少するため優先度とバースト制御を使用するトラフィック・コントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2691560B2 (ja) | 1997-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |