JPH01290342A - 直列制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、各種産業機械（プレス機械、各種ＮＧ機械
、ロボット等々）や無人搬送車などにおいて数多く用い
られるセンサやアクチュエータ等の端末要素を集中管理
する制御装置に関し、特に該装置を、直接的にデータ入
力対象端末（センサ）からの出力抽出あるいはデータ出
力対象端末（アクチュエータ）への信号出力を行なう多
数のノードコントローラと、これらノードコントローラ
を統括管理するメインコントローラとに分割するととも
に、これらノードコントローラおよびメインコントロー
ラを直列接続して、上記各端末の集中管理を実現する直
列制御装置の、信号伝送プロトコル並びにノードコント
ローラ構成の具現に関する。

〔従来の技術〕

例えばプレス機械にあって、同機械各部の状態を各種セ
ンサを通じて検出したり、適宜のアクチュエータを通じ
て駆動制御したりしつつ、その−連のプレス動作を電気
的に制御しようとした場合、これらセンサやアクチュエ
ータを通じての制ａ数は膨大な数にのぼる（通常、この
制御箇所は３０００箇所にも及ぶ）。また、これら多数
の制ｗＪ箇所の中には、その制御に際しての同時性や関
連性が要求される箇所も少なくない。そこで、上記のセ
ンサやアクチュエータの全てを集中的に管理しつつ、都
度必要とされる１械各部の状態検出や状態制御を統括し
て行なうことのできる制ｍ＋装置が導入されるに至って
いる。

第１９図は、プレス機械等においてこうした統括制御を
実現する従来の制御装置について、その−例を示すもの
である。

この第１９図において、１０は、上記制ｔＩｌ装置とし
て対象機械を統轄的に制御するマシンコントローラ、２
１〜２ｎは、同機械内の各部に配された上記のセンサ、
またはアクチュエータ、ＫＬは、これらマシンコントロ
ーラｉｏ、ｉよびセンサまたはアクチュエータ２１〜２
ｎ間に配される信号線をそれぞれ示す。

すなわちこの第１９図に示す機械においては、マシンコ
ントローラ１０と各センサまたはアクチュエータ２１〜
２ｎとの間にそれぞれ信号授受用の信号線を配して、例
えば、２１がセンサであってそのセンサ出力を欲する場
合には、その該当する信＠線を通じて同センサ２１から
のデータをマシンコントローラ１０に受入してこれをモ
ニタするようにし、また例えば、２２がアクチュエータ
であってその駆動制御を実行する場合には、その該当す
る信号線を通じて、マシンコントローラ１０からアクチ
ュエータ２２へその駆動態様を制御するための信号を伝
送するようにしている。他のセンサのセンサ出力を欲す
る場合、また他のアクチュエータの駆ｖＪ態様を制御す
る場合であっても肩様である。

また第２０図は、同じく上述した統括制御を実現する従
来の制６’０装置の他の例を示すものである。

すなわち、この第２０図に示される装置においては、上
記のマシンコントローラ１０と各センサまたはアクチュ
エータ２１〜２ｎとの間にｍ個（ｍ＜ｎ）の中継コント
ローラ３１〜３ｍを配し、これら中継コントローラ３１
〜３ｍの各々にて、いくつかずつのセンサ出力またはア
クチュエータ駆動信号を中継処理するようにしている。

この場合であっても、マシンコントローラと中継コント
ローラとの間で信号授受のための必要情報の交換が行な
われる以外、センサ出力あるいはアクチュエータ駆動信
号についての基本的な管理態様は、先の第１９図に示し
た例と同様である。

〔発明が解決しようとする課題〕

例えば、第１９図に示した装置では、１つのマシンコン
トローラと多数のセンサまたはアクチュエータとの間に
それぞれ各別の信号線を配設して上記センサ出力モニタ
あるいはアクチュエータ駆動制御のための信号授受を行
なっていたことから、これら多数のセンサまたはアクチ
ュエータのセンサ出力あるいはアクチュエータ駆動信号
を集中管理する上記マシンコントローラには自と非常に
多くの信号線が配されることとなる。

このため、このマシンコントローラと各センサまたはア
クチュエータとの接続が困難であるばかりか、誤配線の
原因ともなり、またさらには、これら信号線の束が体積
的にかさばるとともに重量も非常に大きなものとなり、
その取り扱いが著しく不便なものとなっていた。

また、第２０図に示した装置では、上述したマシンコン
トローラへの信Ｒ線の配線数については削減することが
でき、また全体としての配線数も短縮することはできる
ものの、全体の信号線配線本数自体は根本的に減少する
ことはない。

したがって、この第２０図に示した構成を用いる場合で
あっても、上記の本質的な問題は解消されない。

この発明は、こうした実情に鑑みてなされたものであり
、集中管理すべきセンサやアクチュエータ等の端末要素
の数がいかに多数に及ぼうとも、またこれらセンサによ
る状態検出やアクチュエータによる状態制御にいかに同
時性や関連性が要求されようとも、前記配線数を大幅に
削減して、これら端末要素の合理的かつ高能率な運用を
保証する制御装置を提供することを目的とする。

〔課題を解決するための手段〕

この発明では、データ入力対象となる第１の端末（例え
ばセンサ）およびデータ出力対象となる第２の端末（例
えばアクチュエータ）の多数と１つの制御手段との間で
信号の授受を実行するに、前記Ｍ１および第２の端末、
または第１の端末、または第２の端末に対応して、その
１乃至複数をそれぞれ管理単位とした第１の端末からの
出力データの受入、若しくは第２の端末へのデータ出力
を直接的に実行する第１〜第ｎの複数のノードコントロ
ーラを設け、また前記制御手段に対応して、前記第１お
よび第２の端末を統括管理するメインコントローラを設
けて、これらメインコントローラと第１〜第ｎのノード
コントローラとを各々信号線を介して環状に直列接続す
るとともに、メインコントローラから発するフレーム信
号の第１〜第ｎのノードコントローラへの順次の伝播に
伴なって、ノードコントローラに受入される第１の端末
データの該フレーム信号への取り込み、若しくはメイン
コントローラを通じて同フレーム信号に予め割り付けら
れた第２の端末への出力データの各対応するノードコン
トローラへの振り分けを行なうようにする。そしてこの
際、前記メインコントローラは、前記フレーム信号の１
フレーム中に、入出力データの先頭位置を示すための第
１の識別コードと、同入出力データの終端位置を示すた
めの第２の識別コードとを具えて、これを送出し、前記
ノードコントローラは、フレーム信号に含まれる前記第
１および第２の識別コードの認識に基づいて第１の端末
データの該フレーム信号への付加、若しくは同フレーム
信号からの対応する第２の端末への出力データの抽出を
行なうようにする。

〔作　用〕

こうした制ｒｎ装置構成、並びに信号授受に関してのプ
ロトコルを用いることにより、前記メインコントローラ
と第１および第２の各端末（正確には各ノードコントロ
ーラ）との接続は、各々その入力線と出力線との２本の
信号ｍ＜上記の直列接続によって実質的には各１本とな
る）のみによって実現されるようになる。

また、メインコントローラは、前記第１あるいは第２の
端末との間で信＠（データ）の授受を行なうに、これと
直列接続された各ノードコントローラのうちの、電気的
に最も近い位置にある唯１つのノードコントローラに対
してのみ、上記のフレーム信号を送出することで、各ノ
ードコントローラとの間における上述した取り決めに基
づき、その管理対象となる全ての端末についてのデータ
入力あるいはデータ出力が、自動的に、しかも高能率に
達成されるようになる。

〔実施例〕

第１図に、この発明にかかる直列制′ｎ装置の基本とな
る構成を示す。

この第１図において、１０は、プレス等の適用対象様域
を統括的に制御する前述したマシンコントローラ、２１
Ｓ〜２ｎＳは、同機械の各部に配された多数のセンサに
ついてこれが第１〜第ｎグループにグループ分けされた
センサ群、２１Ａ〜２ｎＡは、同じく適用対象機械の各
部に配された多数のアクチュエータについてこれが第１
〜第ｎグループにグループ分けされたアクチュエータ群
、３０は、該実施例直列制ｗＪ装置のセンサデータ収集
、アクチュエータ制御データ送出手段として上記マシン
コントローラ１０に配されるメインコントローラ、４１
〜４ｎは０、同直列制御装置のデータ中継手段として、
当該制御系の各ノード毎に、上記センサ群２１８〜２ｎ
Ｓおよびアクチュエータ群２１Ａ〜２ｎＡに各対応して
配されて、これらを直接的に管理するノードコントロー
ラである。

上記のメインコントローラ３０とこれらノードコントロ
ーラ４１〜４ｎとは、基本的には同第１図に示される態
様で、適宜の信号線を介して環状に直列接続される。

すなわちこの直列間ｗＪ装置では、メインコントローラ
３０からこれに電気的に最も近いノードコントローラ４
１に対して、センサデータ収集、並びにアクチュエータ
制御データ分配のための所定の形態を有したフレーム信
号（信号ＳＯ）を送出し、このフレーム信号の、各信＠
線を介した［ノードコントローラ４１→ノードコントロ
ーラ４２→・・・ノードコントローラ４ｎ→メインコン
トローラ３０」といった順次の伝播に伴なって、これら
各ノードコントローラの管理対采となるセンサ群データ
の該フレーム信号への取り込み、並びにメインコントロ
ーラ３０を通じて同フレーム信号に予め割り付けられた
上記アクチュエータ制御データの各対応するノードコン
トローラへの振り分け、を実現するようにしている。こ
の結果、信号ＳＯとしてメインコントローラ３０から発
せられた上記のフレーム信号が、信号Ｓｎとして同メイ
ンコントローラ３０に帰還されるときには、該フレーム
信号に一括搭載された上記アクチュエータ制御データの
全てが、各対応するノードコントローラに割り振られ、
かつ管理対象となる全てのセンサのセンサデータが、各
対応するノードコントローラを通じて同フレーム信号に
取り込まれるようになる。この間、各ノードコントロー
ラでは、各々管理対象となるセンサ群については、その
センサ出力を常時を取り込んで、上記フレーム信号が到
来する毎に、この取り込んだセンサ出力を、所定態様の
データとして該フレーム信号の所定位置に付加し、また
アクチュエータ群については、同フレーム信号が到来す
る毎に、この所定位置に含まれる当該アクチュエータ群
に関する制御データを所定のタイミングで抜き取るとと
もに、これを所定のアクチュエータ駆動信号に変換して
、各対応するアクチュエータの駆動を実制御する。

なお、当の直列制御装置の構成として、第１図において
は、図示の便宜上、 （イ）　メインコントローラに直列接続される全てのノ
ードコントローラが、センサ群とアクチュエータ群との
双方を併せ管理する。

構成についてのみ示したが、他に、 （ロ）　センサ群とアクチュエータ群との双方を併せ管
理する第１種のノードコントローラと、センサ群のみを
管理する第２種のノードコントローラと、アクチュエー
タ群のみ管理する第３種のノードコントローラと、の３
１ａのノードコントローラのうちの少なくとも２種のノ
ードコントローラが、混在して前記メインコントローラ
に直列接続される。

（ハ）　メインコントローラに直列接続される全てのノ
ードコントローラが、センサ群のみを管理する。

（ニ）　メインコントローラに直列接続される全てのノ
ードコントローラがアクチュエータ群のみを管理する場
合であって、終段の第ｎノードコントローラ４ｎとメイ
ンコントローラ３０とが切り離され、いわゆるデジーチ
ェーン状の直列接続となる。

構成なども、適用対象となる機械の実情に応じて適宜採
用される。

また、上記においては、より一般的な態様として、セン
サあるいはアクチュエータがいくつかずつにグループ分
けされ、群として各ノードコントローラに管理されると
したが、これらセンサあるいはアクチュエータが各々単
体で１つのノードコントローラに管１！ｌｌ！されるこ
ともある。

次に、第２図を参照して、この発明にかかる直列制ｔｉ
ｌｌ装置に採用して好適なメインコントローラと各ノー
ドコントローラとの間における信号授受手法、すなわち
信号伝送に際してのプロトコルについて説明する。

第２図に示す各信号フレームにおいて、ｒｓＴＪ、ｒＤ
　（Ｄ　Ｉ、Ｄｏ）Ｊ、ｒＤＩｑＪ。

ｒＤＯａＪ　、ｒｓＰＪ　、およびｒＥＲＲＪとは、そ
れぞれ ＳＴ二人出力されるデータの列の先頭位置を示すために
、所定の論理構造をもつビット列として、同フレームに
予め付加されるスタートコード。

Ｄ　：上記入出力されるデータの列。以下では、このう
ちの特に、各ノードコントローラを介して同フレームに
取り込まれる入力データの列についてはこれをｒＤＩＪ
とし、また各ノードコントローラを介して同フレームか
ら抜き取られる出力データの列についてはこれをｒＤＯ
Ｊとする。この「ＤＯ」はメインコントローラから出力
される。

ＤＩｑ：第９番目のノードコントローラを介して同フレ
ームに取り込まれる第９番目の入力ｆ−タ（列）。

ＤＯｑ：第９番目のノードコントローラを介して同フレ
ームに抜き取られる第９番目の出力データ（列ン。

ＳＰ二同フレーム中に存在する、若しくは同フレームに
取り込まれるべきデータ列の終端位置を示すために、上
記のｒｓＴＪとは異なる所定の論理梅造をもつビット列
として、メインコントローラから同フレームに予め付加
されるストップコード。

ＥＲＲｒフレーム信号伝送中におけるデータエラーに関
して各々次段コントローラにその適宜な処理を促すため
の所定ビット列からなるコード、すなわちエラー処理コ
ード。ここでは主に、フレーム信号伝送中におけるデー
タエラー発生の有無をチエツクするためのコードとして
、各々次段に伝送するデータ列内容に基づきメインおよ
びノードの各コン］・ローラが自ら生成付加するエラー
チエツクコードを想定する。

であり、以下に、該直列制御装置において実施される各
種のブＯトコルについて、その詳細を列記する。

ここでは便宜上、第１番目のノードコントローラ４１か
ら数えて第９番目にあるノードコントローラ４ｑにおい
て実施されるデータ授受態様を例にとって、各々その必
要とされるノードロントローラ構造を述べる。

（ａ）　　メインコントローラ３０から上記ｒｓＴＪ、
ｒＤ（ＤＯ）Ｊおよびｒｓ　ＰＪが少なくとも出力され
る場合に、入力されるフレーム信号のｒｓＴＪを検知し
てその直後に自らの入力データ（センサデータ）若しく
は入力データ列であるｒＤＩＱＪを付加し、同フレーム
信号のｒｓＰＪを検知してその直前から自らへの出力デ
ータ（アクチュエータ制御データ）若しくは出力データ
列であるｒＤＯｃ＋Ｊを抜き取るよう、ノードコントロ
ーラ構造を決定する手法（第２図（ａ）参照）。この場
合、ｒＤＩＪは、ｒｓＴＪに引き続き、順に後段の（メ
インコントローラから信号伝送上の距離が遠い）ノード
コントローラからのデータが取り込まれ、また「ＤＯ」
は、ｒＳＰＪの手前方向に、順に先般の（メインコント
ローラから信号伝送上の距離が近い）ノードコントロー
ラへの出力データが予めセットされる。

（ｂ）　　同じくメインコントローラ３０から上記ｒｓ
ＴＪ　、ｒＤ　（Ｄｏ）ＪおよびｒｓＰＪが少なくとも
出力される場合に、入力されるフレーム信号のｒｓＴＪ
を検知してその直後に自らの出力データ若しくは出力デ
ータ列である「ＤＯｑ」を抜き取り、同フレーム信号の
ｒｓＰＪを検知してその直前に自らの入力データ若しく
は入力データ列である［）ＩＱ、Ｊを付加するよう、ノ
ードコントローラ構造を決定ηる手法（第２図（ｂ＞＠
照）。この場合、ｒＤＩＪは、ｒｓＰＪの直前に、順に
後段のノードコントローラからのデータが取り込まれ、
またｒＤＯＪは、ｒｓＴＪに引き続き、順に先般のノー
ドコントローラへの出力データが予めセットされる。

（Ｃ）　　特に前記（ハ）として示した直列ｉｔ、ＩＪ
Ｉ装置［４成において、メインコントローラ３０からｒ
ｓＴＪ、ｒｓＰＪおよびｆ’ＥＲＲＪのみが出力される
場合に、入力されるフレーム信号のｌ５ＴＪを検知して
、その直後に自らの入力データ若しくは入力データ列で
あるｒＤＩｑＪを付加するよう、ノードコントローラ構
造を決定する手法（第２図（ｃ）参照）。この場合、ｒ
ＤＩＪは、ｒｓＴＪに引き続き、順に後段のノードコン
トローラからのデータが取り込まれる。

（ｄ）　　同じく前記〈ハ）の構成において、メインコ
ントローラ３０からｒｓＴＪ、ｒｓＰＪおよびｒＥＲＲ
Ｊのみが出力される場合に、入力されるフレーム信号の
ｒｓＰＪを検知して、その直前に自らの入力データ若し
くは入力データ列であるｒＤＩｑＪを付加するよう、ノ
ードコントローラ構造を決定する手法（第２図（ｄ＞参
照）。この場合、ｒＤＩＪは、ｒｓＰＪの直前に、順に
後段のノードコントローラからのデータが取り込まれる
。

（ｅ）　　特に、前記（ニ）または（ホ）の直列制御装
置構成において、メインコントローラ３０からｒｓＴＪ
　、ｒ　ｒＤ　（Ｄｏ）ＪおよびｒｓＰＪが少なくとも
出力される場合に、入力されるフレーム信号のｒｓＰＪ
を検知して、その直前から自らの出力データ若しくは出
力データ列であるｒＤＯｑＪを抜き取るよう、ノードコ
ントローラａ造を決定する手法（第２図（ｅ）参照）。

この場合、［ＤＯ」は、ｒｓＴＪに引き続き、順に後段
のノードコントローラへの出力データが予めセットされ
る。

（ｆ）　　同じく前記（ニ）または（ホ）の構成におい
て、メインコントローラ３０から ｒｓＴＪ　、ｒ　ｒＤ　（Ｄｏ）Ｊ　およびｒｓＰＪが
少なくとも出力される場合に、入力されるフレーム信号
のｒｓＴＪを検知して、その直後から自らの出力データ
若しくは出力データ列であるｒＤＯＱＪを抜き取るよう
、ノードコントローラ構造を決定する手法（第２図（ｆ
）参照）。この場合、ｒＤＯｊは、「ＳＴＪに引き続き
、順に先膜のノードコントローラへの出力データが予め
セットされる。

この直列制御装置においては、先の（イ）〜（ホ）とし
て示した構成に応じて、以上（ａ）〜（ｆ）として示し
た６種のプロトコルのうちのいずれか１つが選択的に採
用される。これらいずれのプロトコルが採用される場合
であっても、該直列制御ｉＩ］装置を構成するメインコ
ントローラと各ノードコントローラとの間での、都度必
要とされるデータ授受は良好に達成される。実用上は、
プレス等の適用対象機械の一連の動作を円滑に制御し得
る十分に短い時間周期をもって、こうしたメインコント
ローラと各ノードコントローラとの間でのデータ授受が
繰り返し実行される。

なおここでは、前記センサとして、１ビツトの信号を論
理値“１″または“０”として出力するオン−オフセン
サ、また前記アクチュエータとしても、論理値“１″ま
たは“０″からなる１ビツトの駆動信号に基づいて２値
的に動作する２値駆動アクチユエータ、をそれぞれ想定
している。こうした都合上、該実施例では、前記「ＳＴ
」およびｒｓＰＪが、例えば次表第１表に示すような論
理構造をもって構成される場合には、これらセンサデー
タやアクチュエータ制御データに関するフレーム信号へ
の搭載データ（前記ｒＤＩＪ。

ｒＤＩｑＪ、ｒＤＯＪ、ｒＤＯＱＪ）を例えば第２表の
ように構成して、これらデータがいがなる態様で列化さ
れても、前記ｒｓＴＪおよびｒｓＰＪの識別が的確にな
るようにしている。

第１表 第２表 なお、ｒｓＴＪおよびｒｓＰＪの構造が第１表のようで
ある場合には、オンデータ（論理値パ１”のデータ）の
連続する数が「６」未満（前段ノードコントローラの出
力に関しては「５］未満）となる場合に限って、上記フ
レーム搭載データとしでも、実データと同様「１」また
は「０」の１ビツトのデータを用いるようにすることも
できる。

また、前記ｒＥＲＲＪとしては、例えば１６ビツト程度
の固定長さのコード（内容はその都度のデータ列内容に
応じて変わる）が用意される。

第３図に、直列制御装置構成として前記（イ）または（
ロ）の構成、またプロトコルとして前記（ａ）のプロト
コルを採用する場合に、センサ群とアクチュエータ群と
の双方を併せ管理するノードコントローラとして好適な
ノードコントローラ構成の一例を示す。

第１番目のノードコントローラ４１から数えて第０番目
にあたるとするこのノードコントローラ４ｑは、同第３
図に示されるように、前段のノードコンｌ−０−ラ４（
Ｑ−１＞から例えば適宜に変調されて伝送されるとする
フレーム信号を入力してこれを所要の形態に復調する入
力回路４０１と、この復調されたフレーム信号から例え
ば第１表に示したような論理構造をもつ前記の［ＳＴＪ
を検出する第１および第２の２つのＳＴ検出回路４０２
ａおよび４０２ｂと、同フレーム信号からこれも例えば
第１表に示したような論理構造をもつ前記のｒｓＰＪを
検出するＳＰ検出回路４０３と、同フレーム信号に含ま
れる前記のｒＥＲＲＪに基づき前段ノードコントロー５
４（ｑ−１＞からの伝送信号についてのエラー発生の有
無を検知するエラーチエツク回路４０４と、当該ノード
コントローラ４ｑが管理するセンサ群２ｑＳおよびアク
チュエータ群２ＱＡ、ならびに前記ｒＳ　ＰＪに関して
、 ｉ　：センサの数 ｊ　：センサ１個当りについてのデータビット数（第２
表参照） ｋ　：アクチュエータの数 ｊ　：アクチュエータ１個当りについてのデータビット
数（第２表参照） Ｔ　・ｒＳＰＪのビット時間 ＳＰ。

であるとき、入力されるフレーム信号（ここでは上記入
力回路４０１の出力）を（１＜×ｊ−ｉ×ｊ十ＴＳＰ）
だけシフトする（ｋｘＪ　−ｉ　Ｘ　ｊ　＋Ｔ３ｐ＞シ
フト回路４０５と、同じく入力されるフレーム信号をＴ
５．たけシフトする”ＳＰシフト回路４０６と、同様に
入力されるフレーム信号を（ｋ×ｌ　＋王８．）だけシ
フトする（ｋ×ｊ＋Ｔ８Ｐ）シフト回路４０７と、フレ
ーム信号の一通路（ここでは（ｋ×ｊ＋ＴＳ、）シフト
回路４０７の出力通路）におかれて同フレーム信号をシ
リアル−（ｋｘＪ！　）ゼットパラレルの両形態にて出
力するデータ抽出回路４０８と、フレーム信号中のデー
タ列（ｒＤＪ）に基づいて前記ｒＥＲＲＪの新たなコー
ドであるｒＥＲＲ’　Ｊを生成出力するとともに、これ
に入力されるフレーム信号からｒｓＰＪを検出して、そ
の後ｒＥＲＲ’　Ｊのビット時間後にＥＲＲ’送出完了
信号を出力するＥＲＲ’生成回路４０９と、当該ノード
コントローラ４ｑとしての出力フレーム信号を所要に変
調しτ次段ノードコントローラ４（Ｑ＋１）へ送出する
出力回路４１０と、センサ群２ＱＳから加えられるセン
サ出力を先の第２表に例示した如くの「フレーム搭載デ
ータ」に変換してこれを出力するデータ生成回路４１１
と、上記データ抽出回路４０８の（ｋ×１）ビットパラ
レル出力を所定のタイミングでラッチするためのラッチ
回路４１２と、このラッチ回路４１２にラッチされた（
ｋ×ｌ　）ビットデータを更に所定のタイミングで取り
込んでアクチュエータ群２ｑＡにあるに個のアクチュエ
ータに各々対応したｋだけの７クチユ工−タ駆動信号を
生成出力するアクチュエータ駆動信号生成回路４１３と
、コード検出出力（ここではＳＰ検出回路４０３による
ｌ５ＰＪ検出出力）を受入してこれを（ｋ×ｌ−ｏ、５
）ビット分だけ遅延出力する（ｋ×ｊ−０，５＞ビット
遅延回路４１４と、同じくコード検出出力（ここではこ
れもＳＰ検出回路４０３によるｒｓＰＪ検出出力）を受
入してこれを時間Ｔ　だけ遅延出力する王、−延回路Ｐ ４１５と、同様にコード検出出力（ＳＰ検出回路４０３
によるｒｓＰＪ検出出力）を受入してこれを（ｋ×ｌ　
　　ｉ　Ｘ　ｊ＋ＴＳＰ＋ＴＥＲＲ）だけ遅延すル＜ｋ
ｘ、ｌｌ　−ｉ　ｘ　ｊ　＋Ｔ８Ｐ＋ＴＥＲ１１）　遅
延回路４１６と（Ｔ　　　：　ｒＥＲＲＪのビット時間
）、ＥＲＲ コード検出出力（ＳＰ検出回路４０３によるｒｓＰｊ検
出出力）を受入してこれを時間”　ＥＲＲだけ遅延出力
する’　ＥＲＲ遅延回路４１７と、同じくコード検出出
力（ここでは第２ＳＴ検出回路４０２ｂによる「８丁」
検出出力）を受入してこれを（ｉ×ｊ）ビット分だけ遅
延出力（ｉ×ｊ）ビット遅延回路４１８と、上記第１お
よび第２のＳＴ検出回路４０２ａおよび４０２ｂ、（ｉ
×ｊ）ビット遅延回路４１８、ＳＰ検出回路４０３、（
ｋｘＪ−０，５＞ビット遅延回路４１４、’Ｔｓｐ遅延
回路４１５、（ｋ×ｊ　−ｉ　ｘ　ｊ　＋　王３．＋■
　　）遅延回路４１６、およびＴ、８８遅延回路ＥＩ′
１Ｒ ４１７から各出力、並びにエラーチエツク回路４０４か
らのエラーチエツク完了信号、ＥＲＲ’生成回路４０９
からのＥＲＲ’送出完了信号をそれぞれ受入して、同ノ
ードコンｌ−ローラ４ｑ内部の第１〜第８のスイッチ回
路ＳＷ１〜ＳＷ８の切換制御を行なう内部コントローラ
４１９と、それぞれ具えて構成される。

なお、このノードコンミルローラ４ｑにおいて、スイッ
チ回路ＳＷＯは、上記ビット数（ｉ×ｊ）および（ｋ×
ｊ）、並びにビット時間Ｔ８．の関係が （ｉ×ｊ）−（ｋ×ｊ　）＋Ｔ３ｐ≧Ｏ・（１）である
とき、予めｒｏ−ａＪ側に切り換えられ、同関係が （ｉ　×ｊ　）−（ｋｘＪ！　　）＋Ｔｓｐ＜Ｏ＝・（
２）であるとき、予めＩＱ−ｂＪ側に切り換えられるモ
ードスイッチである。

このスイッチ回路ＳＷＯの「０−ｂＪ側に配されるαビ
ットオフセット回路４２０とは、例えばシフトレジスタ
の入出力態様の切換操作により、（ｉ×ｊ）−（ｋｘ、
Ｉｌ　）＋ＴｓＰ十α＝Ｏ−（３）となるαピット分だ
け、上記（ｋｘＮ−ｉ×ｊ＋Ｔ３．）シフト回路４０５
およびＴＳＰシフト回路４０６および（ｋ×ｊ＋ＴＳ、
）シフト回路４０７に加えられるフレーム信号を見かけ
上進める回路である。

また、上記入力回路４０１は、各コントローラ間の信号
授受がメタルケーブル（ツイストペアケーブルや同軸ケ
ーブル等々）を介して電気的に行なわれる場合には、イ
ンピーダンスマツチング回路、入力アンプ、復調回路等
を有した構成となり、同信号授受が光ファイバを介して
光学的に行なわれる場合には、光−電気変換器および復
調回路（マンチェスター復調回路あるいはＣＭＩ復調回
路等）等を有した構成となる。

他方、上記出力回路４１０も、各コントローラ間の信号
授受が、上記の如く電気的に行なわれる場合には、変調
回路やドライバ回路を有した構成となり、光学的に行な
われる場合には、変調回路や電気−光変換器を有した構
成となる。

また、上記エラーチエツク回路４０４は、ＣＲＣチエツ
ク方式や垂直水平パリティチエツク方式等により前記の
エラーチエツクを行なう周知の回路である。

第４図は、この第３図に示したノードコントローラ４ｑ
における上記内部コントローラ４１９の入出力論理を示
す図表であり（内部コントローラはこうした図表に示さ
れる入出力特性をもってその制６１１論理が予め組まれ
た回路）、該内部コントローラ４１９による同第４図に
示す如くのスイッチ回路切換制御により、−例として上
記（１）式が満足されている場合、すなわちスイッチ回
路ＳＷＯがｒｏ−ａＪ側にある場合、同ノードコントロ
ーラ４ｑは、前記フレーム信号の入力に伴ない、第５図
に示す態様をもって動作するようになる。

第５図において、斜線で示す部分が、次段ノードコント
ローラ４（ｑ＋１）への伝送フレーム信号を構成する要
素として各々選択出力される部分である。

この第５図からも明らかなように、第３図に示したノー
ドコントローラ４ｑにあっては、前記（ｉ×ｊ）と（ｋ
ｘρ）とｒｓＰＪとのビット関係に応じて入力フレーム
信号の位相（時間）を所要に調整することにより、当該
センサデータｒＤＩＱＪのフレーム信号中前記ｒｓＴＪ
直後への取り込み、並びに当該アクヂュエータ制御デー
タ「ＤＯｑ」の同フレーム信号中前記ｒｓＰＪ直前から
の抽出、の−括した実行（時間的には多少ずれて実行さ
れるが・・・）を可能としている。

なお、上記制御データｒＤＯｃ＋Ｊのアクチュエータ駆
動信号生成回路４１３への取り込みは、正常なエラーチ
エツク完了信号の出力があってはじめて実現されるもの
であり（第５図（Ｗ）および（１）参照）、これによっ
て「異常データ（エラーデータ）によるアクチュエータ
の誤制御ｊなどといった問題も良好に回避される。

また、説明の便宜上、第３図〜第５図での図示は省略し
たが、エラーチエツク回路４０４にてエラーの発生が検
知された場合には、ＥＲＲ’生成回路４０９、あるいは
別途の回路を通じて、その旨示す適宜のコードがＥＲＲ
’　として、あるいは別途のコードとして、上記出力さ
れるフレーム信号に付加される。この場合は通常、入力
フレーム信号からこの新たに付加されるコード部分の存
在を検出するための回路も更に具えられることとなる。

第６図に、この第３図に示したノードコントローラ７１
ｑが前記（イ）の構成に適用される場合を想定したフレ
ーム信号の伝送推移を参考までに示す。

第７図は、直列制御装置構成として前記（ロ）または（
ハ）の構成、またプロトコルとして前記（ａ）または（
Ｃ）のプロトコルを採用する場合に、センサ群のみを管
理するノードコントローラとして好適なノードコントロ
ーラの構成の一例を示すものである。

なおこの第７図において、先の第３図に示した回路要素
と同一の回路要素にはそれぞれ同一の符号を付して示し
ており、これら回路要素についての重複する説明は省略
する（後述する第１０図以降の説明においても同様とす
る）。

さて、ここでは第９番目にあるとするこのノードコント
ローラ４ｑは、同第７図に示されるように、入力回路４
０１、ＳＴ検出回路４０２、第１および第２のＳＰ検出
回路４０３ａおよび４０３ｂ１工ラーチエツク回路４０
４、ＥＲＲ’生成回路／ｌ　０９、出力回路４１０、デ
ータ生成回路４１１、（ｉ×ｊ）ピット遅延回路４１８
、および”ｔ＋ｕ＋’？延回路４１７に加えて、入力さ
れるフレーム信号〈ここでは入力回路４０１の出力）を
前記（ｉ×ｊ）ビットだけシフトする（ｉ×ｊ）ビット
シフト回路４２１と、上記ＳＴ検出回路４０２、（ｉ×
ｊ＞ビット遅延回路４２８、”　ＥＲＲ遅延回路４１７
、および第２ＳＰ検出回路４０３ｂからの各出力、並び
にエラーチエツク回路４０４からのエラーチエツク完了
信号、ＥＲＲ’生成回路４０９からのＥＲＲ’送出完了
信号をそれぞれ受入して、同ノードコントローラ内部の
第１〜第４のスイッチ回路ＳＷ３１〜５Ｗ３４の切換制
御を行なう内部コントローラ４２２と、をそれぞれ具え
て構成される。

第８図は、第７図に示したノードコントローラ４ｑにお
ける上記内部コントローラ４２２の入出力論理を示す図
表であり、該内部コントローラ４２２による同第８図に
示す如くのスイッチ回路切換制御により、このノードコ
ントローラ４ｑは、前記フレーム信号の入力に伴ない、
第９図に示す態様をもって動作するようになる。

第９図においても、斜線で示す部分が、次段ノードコン
トローラ４（ａ＋１＞への伝送フレーム信号を構成する
要素として各々選択出力される部分である。

この第９図から明らかなように、第７図に示したノード
コントローラでは、入力フレーム信号中の前記ｒｓＴｊ
とｒｓＰＪとを検出対象として、当該センサデータｒＤ
ＩＱＪのｒＳＴＪ直後への取り込みを実現しており、同
人力フレーム信号中に前記の「ＤＯ」が存在していても
、これは、そのまま次段ノードコントローラ４　（Ｑ＋
１）への伝送信号として通過される。

第１０図は、直列制御装置構成として前記（ロ）または
（ニ）または（ホ）の構成、またプロトコルとして前記
（ａ）または（ｅ）のプロトコルを採用する場合に、ア
クチュエータ群のみを管理するノードコントローラとし
て好適なノードコントローラ構成の一例を示すものであ
る。

同様に第ｑ番目にあるとするこのノードコントローラ４
ｑは、同第１０図に示されるように、入力回路４０１、
第１および第２のＳＴ検出回路４０２ａおよび４０２ｂ
、ＳＰ検出回路４０３、エラーチエツク回路４０４、’
ＳＰシフト回路４０６、（ｋｘｕ　＋Ｔ８．）　シーｙ
ト回路４０７、データ抽出回路４０８、ＥＲＲ’生成回
路４０９、出力回路４１０、ラッチ回路４１２、アクチ
ュエータ駆動信号生成回路４１３、（ｋｘＪ−０，５）
ビット遅延回路４１４、Ｔ８２遅延回路４１５、および
’　ＥＲＲ遅延回路４１７に加えて、コード検出出力（
ここではＳＰ検出回路４０３によるｒｓＰＪ検出出力）
を受入してこれｅ　（ｋｘＪ　＋Ｔｓｐ十ＴＥＲＲ＞だ
け遅延する（　ｋ　ｘ　ｊ＋　Ｔ　ＳＰ　＋　Ｔ　ＥＲ
ｎ　＞遅延回路４２３と、上記第１および第２３Ｔ検出
回路４０２ａおよび４０２ｂ、ＳＰ検出回路４０３、（
ｋｘＪｔ−０，５）ビット遅延回路４１４、Ｔ　遅延回
路４１５、（ｋ×ｊ＋ＴＳ、＋Ｐ Ｔ　　）遅延回路４２３、およびＴＥＲＲ遅延回路ｌｌ
Ｒ ４１７からの各出力、並びにエラーチエツク回路４０４
からのエラーチエツク完了信号、ＥＲＲ’生成回路４０
９からのＥＲＲ’送出完了信号をそれぞれ受入して、同
ノードコントローラ内部の第１〜第７のスイッチ回路５
Ｗ６１〜５Ｗ６７の切換制御を行なう内部コントローラ
４２４と、をそれぞれ貝えて構成される。

第１１図は、第１０図に示したノードコントローラ４ｑ
における上記内部コントローラ４２４の入出力論理を示
す図表であり、該内部のコントローラ４２４による同第
１１図に示す如くのスイッチ回路切換制御により、この
ノードコントローラ４ｑは、前記フレーム信号の入力に
伴ない、第１２図に示す態様をもって動作するようにな
る。

第１２図においても、斜線で示す部分が、次段ノードコ
ントローラ４（Ｑ＋１）への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第１２図から明らかなように、第１０図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒＳ
ＴＪとｒＳＰＪとを検出対象として、当該アクチュエー
タ制御２１ＪデータｒＤｏ（ＩＪのｒｓＰＪ直前からの
抽出を実現しており、同人力フレーム信号中に前記ｒＤ
［Ｊが存在していても、これはそのまま次段ノードコン
トローラ４（ｑ＋１）への伝送信号として通過される。

なお、この第１０図に示したノードコントローラ４ｑに
おいても、上記制御データｒＤＯｑＪのアクチュエータ
駆動信号生成回路４１３への取り込み等に関するメカニ
ズムは、先の第３図に示したノードコントローラと同様
である。

第１３図は、直列制？！Ａ装置構成として前記（ロ）ま
たは（ハ）の構成、またプロトコルとして前記（ｂ）ま
たは（ｄ）のプロトコルを採用する場合に、センサ群の
みを情理するノードコントローラとして好適なノードコ
ントローラ構成の一例を示すものである。

第ｑ番目にあるとするこのノードコントローラ４ｑは、
同第１３図に示されるように、入力回路４０１、ＳＴ検
出回路４０２、ＳＰ検出回路４０３、エラーチエツク回
路４０４、ＴｓＰシフト回路４０６、（ｉ×ｊ）ビット
シフト回路４２１、ＥＲＲ’生成回路４０９、出力回路
４１０、データ生成回路４１１、Ｔ８．遅延回路４１５
、および（ｉ×ｊ）ビット荏延回路４１８に加えて、コ
ード検出出力（ここではＳＰ検出回路４０３によるｒｓ
ＰＪ検出出力）を受入してこれを時間（Ｔ８゜＋ＴＥＲ
Ｒ）だけ遅延する（　Ｔ　ｓｐ＋　Ｔ　ＥＲＲ）遅延回
路４２５と、上記ＳＴ検出回路４０２、ＳＰ検出回１４
０３、（ＴＳＰ＋　ＴＥＲＲ）　Ｂ延回路４２５、（１
×ｊンピット遅延回路４１８、およびＴＳ−延回路４１
５からの各出力、並びにエラーチエツク回路４０４から
のエラーチエツク完了信号、ＥＲＲ’生成回路４０９か
らのＥＲＲ’送出完了信号をそれぞれ受入して、同ノー
ドコントローラ内部の第１〜第４のスイッチ回路５Ｗ５
１１〜５Ｗ５４の切換制御を行なう内部コントローラ４
２６と、をそれぞれ具えて構成される。

第１４図は、第１３図に示したノードコントローラ４ｑ
における上記内部コントローラ４２６の入出力論理を示
す図表であり、該内部コントローラ４２６による同第１
４図に示す如くのスイッチ回路切換制御により、このノ
ードコントローラ４ｑは、前記フレーム信号の入力に伴
ない、第１５図に示す態様をもって動作するようになる
。

第１５図においても、斜線で示す部分が、次段ノードコ
ントローラ４（Ｑ＋１）への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第１５図から明らかなように、第１３図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒｓ
１１とｒｓＰＪとを検出対象として、当該センサデータ
ｒＤＩｑＪのｒｓＰＪ直前への取り込みを実現しており
、同人力フレーム信号中に前記のｒＤＯＪが存在してい
ても、これはそのまま次段ノードコントローラ４（Ｑ＋
１＞への伝送信号として通過される。

第１６図は、直列制御１１ｇ置構成として前記（ロ）ま
たは（ニ）または（ホ）の構成、またプロトコルとして
前記（ｂ）または（ｆ）のプロトコルを採用する場合に
、アクチュエータ群のみを管理するノードコントローラ
として好適なノードコントローラ構成の一例を示すもの
である。

第１番目にあるとするこのノードコントローラ４ｑは、
同第１６図に示されるように、入力回路４０１、ＳＴ検
出回路４０２、ＳＰ検出回路４０３、エラーチエツク回
路４０４、データ抽出回路４０８、ＥＲＲ’生成回路４
０９、出力回路４１０１ラッチ回路４１２、アクチュエ
ータ駆動信号生成回路４１３、（ｋＸＪｌ−０，５）ビ
ット遅延回路４１４、および’ＥＲＲ遅延回路４１７に
加えて、入力されるフレーム信号（ここでは入力回路４
０１の出力）を前記１ｘｆｌ　）ビットだけシフトする
（ｋ×ｌ　）ビットシフト回路４２７と、コード検出出
力（ここではＳＴ検出回路４０２によるｒｓＴＪ検出出
力）を受入してこれを（ｋ×ｊ）ビット分だけ遅延出力
する（ｋＸＪＩ　）ビット遅延回路４２８と、同じくコ
ード検出出力（ここではＳＰ検出回路４０３によるｒｓ
ＰＪ検出出力）を受入してこれを（Ｔ　ＥＲＩｉ＋　ｋ
　Ｘ　Ｊ　）だけ遅延出力する（ＴＥＲＲ＋ｋ×ｌ）遅
延回路４２９と、上記ＳＴ検出出力回ｉ１’ｇ４０２、
（ｋ×ｊ　）ビット遅延回路４２８、（ｋ×ｊ−０，５
＞ビット遅延回路４１４、’ＳＰ検出回路４０３、’　
ＥＲＲ遅延回路４１７、および（Ｔ、ＲＲ＋ｋ×ｊ＞　
遅延回路４２９からの各出力、並びにエラーチエツク回
路４０４からのエラーチエツク完了信号、ＥＲＲ’生成
回路４０９からのＥＲＲ’送出完了信号をそれぞれ受入
して、同ノードコントローラ内部の第１〜第６のスイッ
チ回路ＳＷ４１〜ＳＷ４６の切換制御を行なう内部コン
トローラ４３０と、をそれぞれ具えて構成される。

第１７図は、第１６図に示したノードコントローラ４ｑ
における上記内部コントローラ４３０の入出力論理を示
す図表であり、該内部コントローラ４２５による同第１
７図に示す如くのスイッチ回路切換ｆｆ１Ｊ　御により
、このノードコントローラ４ｑは、前記フレーム信号の
入力に伴ない、第１８図に示す態様をもって動作するよ
うになる。

第１８図においても、斜線で示す部分が、次段ノードコ
ン１−〇−ラ４（ｑ＋１＞への伝送フレーム信号を構成
する要素として各々選択出力される部分である。

この第１８図から明らかなように、第１６図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒｓ
ＴＪとｌ５ＰＪとを検出対象として、当該アクチュエー
タ制御データｒＤＯｑＪのｒｓＴＪ直後からの抽出を実
現しており、同人力フレーム信号中に前記のｒＤ　Ｎが
存在していても、これはそのまま次段ノードコントロー
ラ４（Ｑ＋１）への伝送信号として通過される。上記制
御データｒＤＯｑＪのアクチュエータ駆動信号生成回路
４１３への取り込み等に関す゛るメカニズムは、先の第
３図あるいは第１０図に示したノードコントローラと同
様である。

以上、直列制御装置構成（イ）〜（ホ）とプロトコル＜
ａ）〜（ｆ）との各組み合わせのちとに、これに適用さ
れるいくつかのノードコントローラ構成についてその一
例を示したが、上記において割愛した他の組み合わせに
ついて適用されるノードコントローラ、例えば前記（イ
）または（ロ）の直列制御Ｉ装置構成において前記（ｂ
）のプロトコルを採用する場合のセンサ群およびアクチ
ュエータ群双方を併せ管理するノードコントローラなど
、についても、上記例示した各ノードコントローラと同
様、入力フレーム信号からのそれぞれ目標とするコード
（ｒｓＴＪ　、ｒｓＰＪ　’）の検出に基づいた同フレ
ーム信号の任意の位相調整等により、容易にこれを構成
することができる。

なお、問直列制御！Ｉ装置を構成するメインコン］−ロ
ーラ３０については、その具体構成の図示を割愛したが
、これは例えば、先の第６図（ａ）に示した形態で信号
ＳＯを出力し、同第６図（ｆ）に示した態様で帰還され
る信号ｓｎを取り込み得る回路であればよく（前記（ホ
）のデジーチェン状となる構成においては信号Ｓｏの出
力のみとなる）第２図に示した各種フレーム信号の形態
に応じて、これも任意かつ容易に構成することができる
。こうした直列制御装置にあっては、各ノードコントロ
ーラの構成に応じてその信号授受に関するプロトコルが
決定される。

また、以上の説明においては、各ノードコン（・ローラ
によって直接的に管理される端末要素が、センサ若しく
はアクチュエータであるとしたが、当該直列制御装置に
対してデータ入力対象となる端末要素、若しくは向直列
制御Ｉ装置からのデータ出力対象となる端末要素でさえ
あれば、他のいかなる端末であってもよいことは勿論で
ある。

〔発明の効果〕

以上説明したように、この発明によれば、■　非常に簡
素な信＠線配Ｉ！２Ｉ？４造をもって、合理的かつ高能
率な端末の運用管理が実現される。

■　またこのため、端末数が非常に多い機械についても
、配線のためのスペースを削減でき、ひいては■械自体
の小型化を図ることも可能となる。

■　直接的に端末を管理する各ノードコントローラは、
何らアドレス等を必要としないため、端末の追加、削除
、あるいは入れ換え等に際しても、信号伝送系に対する
配慮は不要となり、機械の改造等も容易となる。

等々の多くの優れた効果を得ることができる。

【図面の簡単な説明】

第１図はこの発明にかかる直列制御装置の一実施例につ
いてその構成の概要を示すブロック図、第２図は同直列
制御装置において採用される各種フレーム信号の形態並
びに信号授受のプロトコルについてその概念を模式的に
示す略図、第３図および第７図および第１０図および第
１３図および第１６図はそれぞれ同直列制御装置に適用
されるノードコントローラについてその構成の一例を示
すブロック図、第４図は第３図に示したノードコントロ
ーラにおける内部コントローラの入出力論理を示す図表
、第５図は第３図に示したノードコントローラの動作例
を示すタイミングチャート、第６図は第３図に示したノ
ードコントローラの直列接続により構成される直列制御
ｇ置の各コントローラ間におけるフレーム信号の伝送推
移を模式的に示すタイムチセード、第８図は第７図に示
したノードコントローラにお【ノる内部コントローラの
入出力論理を示す図表、第９図は第７図に示したノード
コントローラの動作例を示すタイムチャート、第１１図
は第１０図に示したノードコントローラにおける内部コ
ントローラの入出力論理を示す図表、第１２図は第１０
図に示したノードコントローラの動作例を示すタイミン
グチャート、第１４図は第１３図に示したノードコント
ローラにおける内部コントローラの入出力論理を示す図
表、第１５図は第１３図に示したノードコントローラの
動作例を示すタイミングチャート、第１７図は第１６図
に示したノードコントローラにおける内部コントローラ
の入出力論理を示す図表、第１８図は第１６図に示した
ノードコントローラの動作例を示すタイムチャート、第
１９図および第２０図はそれぞれ従来の制ａ装置の一例
を示すブロック図である。 １０・・・マシンコン１−ローラ、２１ｓ〜２ｎＳ・・
・センサ群、２１Ａ〜２ｎＡ・・・アクチュエータ群、
３０・・・メインコントローラ、４１〜４ｎ、４ｑ・・
・ノードコントローラ、４０１・・・入力回路、４０２
・・・ＳＴ検出回路、４０３・・・ＳＰ検出回路、４０
４・・・エラーチエツク回路、４０５・・・（ｋ×ｊ−
ｉ×ｊ＋Ｔ３ｐ）シフト回路、４０６・・・Ｔｓｐシフ
ト回路、４０７・　＜ｋＸＪｌ　＋Ｔ３．）シフト回路
、４０８−・・データ抽出回路、４０９・・・ＥＲＲ’
生成回路、４１０・・・出力回路、４１１・・・データ
生成回路、４１２・・・ラッチ回路、４１３・・・アク
チュエータ駆動信号生成回路、４１４−（ｋ×ｊ−０，
５）　ビット遅延回路、４１５・・・Ｔ、−延回路、４
１６・・・（ｋｘＪ　　Ｉ　Ｘ　Ｊ　＋　’ＳＰ＋ＴＥ
ＲＲ＞遅延回路、４１７・・・ＴＥＲＲ遅延回路、４１
８・・・＜ｉ×ｊ＞ビット遅延回路、４１９，４２２，
４２４，４２６゜４３０・・・内部コントローラ、４２
０・・・αビットオフセット回路、４２１・・・（ｉ×
ｊ）ビットシフト回路、４２３−（ｋ×ｊ＋Ｔ８Ｐ＋Ｔ
［ＲＲ）Ｕ’Ａ回路、４２５・・・（Ｔ　　十Ｔ＞遅延
回路、４２７ＳＰ　　　ＥＲＲ ・・・（ｋ×ｊ　）ビットシフト回路、４２８・・・（
ｋ×ｊ＞ビット！延回路、４２９＝−（Ｔ　　　ｋ×ｊ
　）ＥＲＲ 「延回路、ＳＷＯ，ＳＷ１〜ＳＷ８，５Ｗ３１〜５Ｗ３
４，５Ｗ６１〜ＳＷ６７．ＳＷ５１〜５Ｗ５４．５Ｗ４
１〜ＳＷ４６・・・スイッチ回路、ＡＤ１〜ＡＤ３・・
・アンドゲート、ＯＲ，、ＯＲ２・・・オアゲート。

Claims (1)

1. 【特許請求の範囲】 （１）データ入力対象となる第１の端末およびデータ出
   力対象となる第２の端末の多数と１つの制御手段との間
   で信号の授受を実行するに、前記第１および第２の端末
   、または第１の端末、または第２の端末に対応して、そ
   の１乃至複数をそれぞれ管理単位とした第１の端末から
   の出力データの受入、若しくは第２の端末へのデータ出
   力を直接的に実行する第１〜第ｎの複数のノードコント
   ローラを設け、また前記制御手段に対応して、前記第１
   および第２の端末を統括管理するメインコントローラを
   設けて、これらメインコントローラと第１〜第ｎのノー
   ドコントローラとを各々信号線を介して環状に直列接続
   するとともに、メインコントローラから発するフレーム
   信号の第１〜第ｎのノードコントローラへの順次の伝播
   に伴なって、ノードコントローラに受入される第１の端
   末データの該フレーム信号への取り込み、若しくはメイ
   ンコントローラを通じて同フレーム信号に予め割り付け
   られた第２の端末への出力データの各対応するノードコ
   ントローラへの振り分けを行なう直列制御装置であって
   、 前記メインコントローラは、前記フレーム信号の１フレ
   ーム中に、入出力データ列の先頭位置を示すための第１
   の識別コードと、同入出力データの終端位置を示すため
   の第２の識別コードとを具えて、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
   記第１および第２の識別コードの認識に基づいて第１の
   端末データの該フレーム信号への付加、若しくは同フレ
   ーム信号からの対応する第２の端末への出力データの抽
   出を行なう ことを特徴とする直列制御装置。 （２）前記ノードコントローラは、入力されるフレーム
   信号の、前記第１の識別コードの直後に管理対象なる第
   １の端末データを付加し、前記第２の識別コードの直前
   の第２の端末用出力データを管理対象となる第２の端末
   への出力データとして抽出する 請求項（１）記載の直列制御装置。 （３）前記ノードコントローラは、入力されるフレーム
   信号の、前記第（１）の識別コードの直後の第２の端末
   用出力データを管理対象となる第２の端末への出力デー
   タとして抽出し、前記第２の識別コードの直前に管理対
   象となる第１の端末データを付加する 請求項（１）記載の直列制御装置。 （４）前記ノードコントローラは、 各々管理する第１および第２の端末、並びに前記第２の
   識別コードに関して、 ｉ：第１の端末の数 ｊ：第１の端末１個当りについてのデータビット数 ｋ：第２の端末の数 ｌ：第２の端末１個当りについてのデータビット数 ｍ：第２の識別コードのビット数 であって、（ｉ×ｊ）−（ｋ×ｌ）＋ｍ≧０とするとき
   、 入力フレーム信号を（ｋ×ｌ−ｉ×ｊ＋ｍ）ビットだけ
   シフトする第１のシフト手段と、入力フレーム信号をｍ
   ビットだけシフトする第２のシフト手段と、 入力フレーム信号を（ｋ×ｌ＋ｍ）ビットだけシフトす
   る第３のシフト手段と、 前記第１のシフト手段によるシフト信号から前記第１の
   識別コードを検出する第１の検出手段と、 この第１の検出手段による検出出力を （ｉ×ｊ）ビット分だけ遅延出力する遅延手段と、 入力フレーム信号から前記第２の識別コードを検出する
   第２の検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
   記第１のシフト手段によるシフト信号を、前記第１の検
   出手段の検出出力に基づき管理対象となる第１の端末に
   関しての全データを、前記遅延手段の遅延出力に基づき
   前記第３のシフト手段によるシフト信号を、前記第２の
   検出手段の検出出力に基づき前記第２のシフト手段によ
   るシフト信号を、それぞれ次段ノードコントローラへの
   入力フレーム信号として選択出力する 請求項（２）記載の直列制御装置。 （５）前記ノードコントローラは、 前記第１および第２の端末、並びに前記第２の識別コー
   ドに関して、 （ｉ×ｊ）−（ｋ×ｌ）＋ｍ＜０ であるとき、 （ｉ×ｊ）−（ｋ×ｌ）＋ｍ＋α＝０ とするαビット分だけ、前記第１および第２および第３
   のシフト手段に入力されるフレーム信号を見かけ上進め
   るオフセット手段を更に具える 請求項（４）記載の直列制御装置。 （６）前記ノードコントローラは、 各々管理する第１の端末に関して、 ｉ：第１の端末の数 ｊ：第１の端末１個当りについてのデータビット数 とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトするシ
   フト手段と、 入力フレーム信号から前記第１の識別コードを検出する
   検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
   遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
   の第１の識別コードを、前記検出手段の検出出力に基づ
   き管理対象となる第１の端末に関しての全データを、前
   記遅延手段の遅延出力に基づき前記シフト手段によるシ
   フト信号を、それぞれ次段ノードコントローラへの入力
   フレーム信号として選択出力する 請求項（２）記載の直列制御装置。 （７）前記ノードコントローラは、 各々管理する第２の端末に関して、 ｋ：第２の端末の数 ｌ：第２の端末１個当りについてのデータビット数 とするとき、 入力フレーム信号を前記第２の識別コードのビット数分
   だけシフトする第１のシフト手段と、この第１のシフト
   手段によるシフト信号を更に（ｋ×ｌ）ビットだけシフ
   トする第２のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
   検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
   記第２のシフト手段によるシフト信号を、前記検出手段
   の検出出力に基づき前記第１のシフト手段による信号を
   、それぞれ次段ノードコントローラへの入力フレーム信
   号として選択出力する 請求項（２）記載の直列制御装置。 （８）前記ノードコントローラは、 各々管理する第１の端末に関して、 ｉ：第１の端末の数 ｊ：第１の端末１個当りについてのデータビット数 とするとき、 入力フレーム信号を前記第２の識別コードのビット数分
   だけシフトする第１のシフト手段と、この第１のシフト
   手段によるシフト信号を更に（ｉ×ｊ）ビットだけシフ
   トする第２のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
   検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
   遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
   記第１のシフト手段によるシフト信号を、前記検出手段
   の検出出力に基づき管理対象となる第１の端末に関して
   の全データを、前記遅延手段の遅延出力に基づき前記第
   ２のシフト手段によるシフト信号を、それぞれ次段ノー
   ドコントローラへの入力フレーム信号として選択出力す
   る 請求項（３）記載の直列制御装置。 （９）前記ノードコントローラは、 各々管理する第２の端末に関して、 ｋ：第２の端末の数 ｌ：第２の端末１個当りについてのデータビット数 とするとき、 入力フレーム信号を（ｋ×ｌ）ビットだけシフトするシ
   フト手段と、 入力フレーム信号を前記第１の識別コードを検出する検
   出手段と、 この検出手段による検出出力を（ｋ×ｌ）ビット分だけ
   遅延出力する遅延手段と を少なくとも具え、前記フレーム信号の入力に基づき前
   記シフト手段によるシフト信号を、前記遅延手段の遅延
   出力に基づき入力フレーム信号を、それぞれ次段ノード
   コントローラへの入力フレーム信号として選択出力する 請求項（３）記載の直列制御装置。 （１０）前記ノードコントローラは、第１および第２の
   端末を管理対象とする第１種のノードコントローラと、
   第１の端末のみを管理対象とする第２種のノードコント
   ローラと、第２の端末のみを管理対象とする第３種のノ
   ードコントローラと、の３種のノードコントローラから
   なり、このうちの少なくとも２種のノードコントローラ
   が前記メインコントローラに対して環状に直列接続され
   る 請求項（２）または（３）記載の直列制御装置。 （１１）前記第１種のノードコントローラは、各々管理
   する第１および第２の端末、並びに前記第２の識別コー
   ドに関して、 ｉ：第１の端末の数 ｊ：第１の端末１個当りについてのデータビット数 ｋ：第２の端末の数 ｌ：第２の端末１個当りについてのデータビット数 ｍ：第２の識別コードのビット数 であって、（ｉ×ｊ）−（ｋ×ｌ）＋ｍ≧０とするとき
   、 入力フレーム信号を（ｋ×ｌ−ｉ×ｊ＋ｍ）ビットだけ
   シフトする第１のシフト手段と、入力フレーム信号をｍ
   ビットだけシフトする第２のシフト手段と、 入力フレーム信号を（ｋ×ｌ＋ｍ）ビットだけシフトす
   る第３のシフト手段と、 前記第１のシフト手段によるシフト信号から前記第１の
   識別コードを検出する第１の検出手段と、 この第１の検出手段による検出出力を （ｉ×ｊ）ビット分だけ遅延出力する第１の遅延手段と
   、 入力フレーム信号から前記第２の識別コードを検出する
   第２の検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
   記第１のシフト手段によるシフト信号を、前記第１の検
   出手段の検出出力に基づき管理対象となる第１の端末に
   関しての全データを、前記第１の遅延手段の遅延出力に
   基づき前記第３のシフト手段によるシフト信号を、前記
   第２の検出手段の検出出力に基づき前記第２のシフト手
   段によるシフト信号を、それぞれ次段ノードコントロー
   ラへの入力フレーム信号として選択出力し、 前記第２種のノードコントローラは、 各々管理する第１の端末に関して、 ａ：第１の端末の数 ｂ：第１の端末１個当りについてのデータビット数 とするとき、 入力フレーム信号を（ａ×ｂ）ビットだけシフトする第
   ４のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
   第３の検出手段と、 この検出手段による検出出力を（ａ×ｂ）ビット分だけ
   遅延出力する第２の遅延手段と、を少なくとも具え、前
   記フレーム信号の入力に基づきその第１の識別コードを
   、前記第３の検出手段の検出出力に基づき管理対象とな
   る第１の端末に関しての全データを、前記第２遅延手段
   の遅延出力に基づき前記第４のシフト手段によるシフト
   信号を、それぞれ次段ノードコントローラへの入力フレ
   ーム信号として選択出力し、 前記第３種のノードコントローラは、 各々管理する第２の端末に関して、 ｃ：第２の端末の数 ｄ：第２の端末１個当りについてのデータビット数 とするとき、 入力フレーム信号を前記第２の識別コードのビット数ｍ
   ビット分だけシフトする第５のシフト手段と、 この第５のシフト手段によるシフト信号を更に（ｃ×ｄ
   ）ビットだけシフトする第６のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
   第４の検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
   記第おのシフト手段によるシフト信号を、前記第４の検
   出手段の検出出力に基づき前記第５のシフト手段による
   信号を、それぞれ次段ノードコントローラへの入力フレ
   ーム信号として選択出力する 請求項（１０）記載の直列制御装置。 （１２）前記第１種のノードコントローラは、前記第１
   および第２の端末、並びに前記第２の識別コードに関し
   て、 （ｉ×ｊ）−（ｋ×ｌ）＋ｍ＜０ であるとき、 （ｉ×ｊ）−（ｋ×ｌ）＋ｍ＋α＝０ とするαビット分だけ、前記第１および第２および第３
   のシフト手段に入力されるフレーム信号を見かけ上進め
   るオフセット手段を更に具える 請求項（１１）記載の直列制御装置。 （１３）データ入力対象となる端末の多数の１つの制御
   手段との間で信号の授受を実行するに、前記端末に対応
   して、その１乃至複数のそれぞれ管理単位とした端末か
   らの出力データの受入を直接的に実行する第１〜第ｎの
   複数のノードコントローラを設け、また前記制御手段に
   対応して、前記端末を総括管理するメインコントローラ
   を設けて、これらメインコントローラと第１〜第ｎのノ
   ードコントローラとを各々信号線を介して環状に直列接
   続するとともに、メインコントローラから発するフレー
   ム信号の第１〜第ｎのノードコントローラへの順次の伝
   播に伴なつて、ノードコントローラに受入される端末デ
   ータの該フレーム信号の取り込みを行なう直列制御方法
   であって、 前記メインコントローラは、前記フレーム信号の１フレ
   ーム中に、前記端末データ列の先頭位置を示すための第
   １の識別コードと、同データ列の終端位置を示すための
   第２の識別コードとを具えて、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
   記第１および第２の識別コードのうちの少なくとも一方
   の認識に基づいて端末データの該フレーム信号への付加
   を行なう ことを特徴とする直列制御装置。 （１４）前記ノードコントローラは、 各々管理する第１の端末に関して、 ｉ：端末の数 ｊ：端末１個当りについてのデータビット数とするとき
   、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトするシ
   フト手段と、 入力フレーム信号から前記第１の識別コードを検出する
   検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
   遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
   の第１の識別コードを、前記検出手段の検出出力に基づ
   き管理対象となる端末に関しての全データを、前記遅延
   手段の遅延出力に基づき前記シフト手段によるシフト信
   号を、それぞれ次段ノードコントローラへの入力フレー
   ム信号として選択出力する 請求項（１３）記載の直列制御装置。 （１５）前記ノードコントローラは、 各々管理する第１の端末に関して、 ｉ：端末の数 ｊ：端末１個当りについてのデータビット数とするとき
   、 入力フレーム信号を前記第２の識別コードのビット数分
   だけシフトする第１のシフト手段と、この第１のシフト
   手段によるシフト信号を更に（ｉ×ｊ）ビットだけシフ
   トする第２のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
   検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
   遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
   記第１のシフト手段によるシフト信号を、前記検出手段
   の検出出力に基づき管理対象となる端末に関しての全デ
   ータを、前記遅延手段の遅延出力に基づき前記第２のシ
   フト手段によるシフト信号を、それぞれ次段ノードコン
   トローラへの入力フレーム信号として選択出力する 請求項（１３）記載の直列制御装置。 （１３）データ入力対象となる端末の多数の１つの制御
   手段との間で信号の授受を実行するに、前記端末に対応
   して、その１乃至複数のそれぞれ管理単位とした端末へ
   のデータ出力を直接的に実行する第１〜第ｎの複数のノ
   ードコントローラを設け、また前記制御手段に対応して
   、前記端末を総括管理するメインコントローラを設けて
   、これらメインコントローラと第１〜第ｎのノードコン
   トローラとを各々信号線を介して直列接続するとともに
   、メインコントローラから発生するフレーム信号の第１
   〜第ｎのノードコントローラへの順次の伝播に伴なつて
   、メインコントローラに通じて該フレーム信号に予め割
   り付けられた端末への出力データの各対応するノードコ
   ントローラへの振り分けを行なう直列制御方法であつて
   、 前記メインコントローラは、前記フレーム信号の１フレ
   ーム中に、前記端末への出力データ列に関してその先頭
   位置を示すための第１の識別コードと、同データ列の終
   端位置を示すための第２の識別コードとを具えて、これ
   を送出し、前記ノードコントローラは、フレーム信号に
   含まれる前記第１および第２の識別コードのうちの少な
   くとも一方の認識に基づいて該フレーム信号からの対応
   する端末への出力データの抽出を行なう ことを特徴とする直列制御装置。 （１７）前記ノードコントローラは、 各々管理する第１の端末に関して、 ｋ：端末の数 ｌ：端末１個当りについてのデータビット数とするとき
   、 入力フレーム信号を（ｋ×ｌ）ビットだけシフトするシ
   フト手段と、 入力フレーム信号から前記第１の識別コードを検出する
   検出手段と、 この検出手段による検出出力を（ｋ×ｌ）ビット分だけ
   遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
   記シフト手段によるシフト信号を、前記遅延手段の遅延
   出力に基づき入力フレーム信号を、それぞれ次段ノード
   コントローラへの入力フレーム信号として選択出力する 請求項（１６）記載の直列制御装置。 （１８）前記ノードコントローラは、 各々管理する端末に関して、 ｋ：端末の数 ｌ：端末１個当りについてのデータビット数とするとき
   、 入力フレーム信号を前記第２の識別コードのビット数分
   だけシフトする第１のシフト手段と、この第１のシフト
   手段によるシフト信号を更に（ｋ×ｌ）ビットだけシフ
   トする第２のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
   検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
   記第２のシフト手段によるシフト信号を、前記検出手段
   の検出出力に基づき前記第１のシフト手段によるシフト
   信号を、それぞれ次段ノードコントローラへの入力フレ
   ーム信号として選択出力する 請求項（１６）記載の直列制御装置。 （１９）前記メインコントローラと前記第１〜第ｎのノ
   ードコントローラは、環状に直列接続される 請求項（１６）または（１７）または（１８）記載の直
   列制御装置。 （２０）前記メインコントローラと前記第１〜第ｎのノ
   ードコントローラとは、メインコントローラを先頭とし
   て第１〜第ｎのノードコントローラがこれにデジ−チェ
   ーン状に直列接続される 請求項（１６）または（１７）または（１８）記載の直
   列制御装置。