JPH01290341A - 直列制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、各種産業機械（プレス機械、各種ＮＣ機械
、ロボット等々）や無人搬送車などにおいて数多く用い
られるセンサやアクチュエータ等の端末要素を集中管理
する制ｗＪ装置に関し、特に該装置を、直接的にデータ
入力対象端末（センサ）からの出力抽出あるいはデータ
出力対象端末（アクチュエータ）への信号出力を行なう
多数のノードコントローラと、これらノードコントロー
ラを統括管理するメインコントローラとに分割するとと
もに、これらノードコントローラおよびメインコントロ
ーラを直列接続して、上記各端末の集中管理を実現する
直列制御装置の、信号伝送プロトコル並びにノードコン
１−ローラ構成の具現に関する。

〔従来の技術〕

例えばプレス機械にあって、同機械各部の状態を各種セ
ンサを通じて検出したり、適宜のアクチュエータを通じ
て駆動制御したりしつつ、その−３ｉのプレス動作を電
気的に制御しようとした場合、これらセンサやアクチュ
エータを通じての制御数は膨大な数にのぼる（通常、こ
の制御箇所は３０００箇所にも及ぶ）。また、これら多
数の制御箇所の中には、その制御に際しての同時性や関
連性が要求される箇所も少なくない。そこで、上記のセ
ンサやアクチュエータの全てを集中的に管理しつつ、都
度必要とされる機械各部の状態検出や状態制御を統括し
て行なうことのできる制御装置が導入されるに至ってい
る。

第２３図は、プレス機械等においてこうした統括制御を
実現する従来の制御装置について、その−例を示すもの
である。

この第２３図において、１０は、上記制御装置として対
象機械を統轄的に制御するマシンコントローラ、２１〜
２ｎは、同機械内の各部に配された上記のセンサ、また
はアクチュエータ、ＫＬは、これらマシンコントローラ
１０およびセンサまたはアクチュエータ２１〜２ｎ間に
配される信号線をそれぞれ示す。

すなわちこの第２３図に示す機械においては、マシンコ
ントローラ１０と各センサまたはアクチュエータ２１〜
２ｎとの間にそれぞれ信号授受用の信号線を配して、例
えば、２１がセンサであってそのセンサ出力を欲する場
合には、その該当する信号線を通じて同センサ２１から
のデータをマシンコントローラ１０に受入してこれをモ
ニタするようにし、また例えば、２２が７クチュエータ
であってその駆動制御を実行する場合には、その該当す
る信号線を通じて、マシンコントローラ１０からアクチ
ュエータ２２へその駆動態様を制御するための信号を伝
送するようにしている。他のセンサのセンサ出力を欲す
る場合、また他のアクチュエータの駆動態様を制御する
場合であっても同様であ゛る。

また第２４図は、同じく上述した統括制卸を実現する従
来の制ａ装置の他の例を示すものである。

すなわち、この第２４図に示される装置においては、上
記のマシンコントローラ１０と各センサまたはアクチュ
エータ２１〜２ｎとの間にｍ個（ｍ＜ｎ）の中継コント
ローラ３１〜３ｍを配し、これら中継コントローラ３１
〜３ｍの各々にて、いくつかずつのセンサ出力またはア
クチュエータ駆動信号を中継処理するようにしている。

この場合であっても、マシンコントローラと中継コント
ローラとの間で信号授受のための必要情報の交換が行な
われる以外、センサ出力あるいはアクチュエータ駆動信
号についての基本的な管理態様は、先の第２３図に示し
た例と同様である。

〔発明が解決しようとする課題〕

例えば、第２３図に示した装置では、１つのマシンコン
トローラと多数のセンサまたはアクチュエータとの間に
それぞれ各別の信号線を配設して上記センサ出力モニタ
あるいはアクチュエータ駆動制御のための信号授受を行
なっていたことから、これら多数のセンサまたはアクチ
ュエータのセンサ出力あるいはアクチュエータ駆動信号
を集中管理する上記マシンコントローラには、自と非常
に多くの信号線が配されることとなる。

このため、このマシンコントローラと各センサまたはア
クチュエータとの接続が困難であるばかりか、誤配線の
原因ともなり、またさらには、これら信号線の束が体積
的にかさばるとともに重量も非常に大きなものとなり、
その取り扱いが著しく不便なものとなっていた。

また、第２４図に示した装置では、上述したマシンコン
トローラへの信号線の配線数については削減することが
でき、また全体としての配線数も短縮することはできる
ものの、全体の信号線配線本数自体は根本的に減少する
ことはない。

したがって、この第２４図に示した構成を用いる場合で
あっても、上記の本質的な問題は解消されない。

この発明は、こうした実情に鑑みてなされたものであり
、集中管理すべきセンサやアクチュエータ等の端末要素
の数がいかに多数に及ぼうとも、またこれらセンサによ
る状態検出やアクチュエータによる状態制御にいかに同
時性や関連性が要求されようとも、前記配線数を大幅に
削減して、これら端末要素の合理的かつ高能率な運用を
保証する制ａ装置を提供することを目的とする。

〔課題を解決するための手段〕

この発明では、データ入力対象となる第１の端末（例え
ばセンサ）およびデータ出力対象となる第２の端末（例
えばアクチュエータ）の多数と１つの制御手段との間で
信号の授受を実行するに、前記第１および第２の端末、
または第１の端末、または第２の端末に対応して、その
１乃至複数をそれぞれ管理単位とした第１の端末からの
出力データの受入、若しくは第２の端末へのデータ出力
を直接的に実行する第１〜第ｎの複数のノードコントロ
ーラを設け、また剪記１１ｉ１ＪＩＩ７手段に対応して
、前記第１および第２の端末を統轄管理するメインコン
トローラを設けて、これらメインコントローラと第１〜
第ｎのノードコントローラとを各々４８号線を介して環
状に直列接続するとともに、メインコントローラから発
するフレーム信号の第１〜第ｎのノードコントローラへ
の順次の伝播に伴なって、ノードコントローラに受入さ
れる第１の端末データの咳フレーム信号への取り込み、
若しくはメインコントローラを通じて同フレーム信号に
予め割り付けられた第２の端末への出力データの各対応
するノードコントローラへの振り分けを行なうようにす
る。そしてこの際、前記メインコントローラは、前記フ
レーム信号の１フレーム中に、前記第１の端末データに
関してその先頭位置を示すための第１の識別コードと、
前記第２の端末への出力データに関してその先頭位置を
示すための第２の識別コードとを少なくとも具えて、こ
れを送出し、前記ノードコントローラは、フレーム信号
に含まれる前記第１および第２の識別コードの認識に基
づいて第１の端末データの該フレーム信号への付加、若
しくは同フレーム信号からの対応する第２の端末への出
力データの抽出を行なうようにする。

（作用〕 こうした制御装置構成、並びに信号授受に関してのプロ
トコルを用いることにより、前記メインコントローラと
第１および第２の各端末（正確には各ノードコントロー
ラ）との接続は、各々その入力線と出力線との２本の信
号線（上記の直列接続によって実質的には各１本となる
）のみによって実現されるようになる。

また、メインコントローラは、前記第１あるいは第２の
端末との間で信号（データ）の授受を行なうに、これと
直列接続された各ノードコントローラのうちの、電気的
に最も近い位置にある唯１つのノードコントローラに対
してのみ、上記のフレーム信号を送出することで、各ノ
ードコントローラとの間における上述した取り決めに基
づき、その管理対象となる全ての端末についてのデータ
入力あるいはデータ出力が、自動的に、しかも高能率に
達成されるようになる。

（実施例〕 第１図に、この発明にかかる直列制御装置の基本となる
構成を示す。

この第１図において、１０は、プレス等の適用対象機械
を統括的に制御する前述したマシンコントローラ、２１
８〜２ｎＳは、同機械の各部に配された多数のセンサに
ついてこれが第１〜第ｎグループにグループ分けされた
センサ群、２１Ａ〜２ｎＡは、同じく適用対象機械の各
部に配された多数のアクチュエータについてこれが第１
〜第ｎグループにグループ分けされたアクチュエータ群
、３０は、咳実施例直列制御装置のセンサデータ収集、
アクチュエータ制御データ送出手段として上記マシンコ
ントローラ１０に配されるメインコントローラ、４１〜
４ｎは、問直列制御Ｉｌ装置のデータ中継手段として、
当該副部系の各ノード毎に、上記センサ群２１８〜２ｎ
Ｓおよびアクチュエータ群２１Ａ〜２ｎＡに各対応して
配されて、これらを直接的に管理するノードコントロー
ラである。

上記のメインコントローラ３０とこれらメートコントロ
ーラ４１〜４ｎとは、基本的には同第１図に示される態
様で、適宜の信号線を介して環状に直列接続される。

すなわちこの直列制御装置では、メインコントローラ３
０からこれに電気的に最も近いノードコントローラ４１
に対してセンサデータ収集、並びにアクチュエータ制御
データ分配のための所定の形態を有したフレーム信号（
信号Ｓｏ）を送出し、このフレーム信号の、各信号線を
介した「ノードコンＩ・ローラ４１→ノードコントロー
ラ４２−→・・・→ノードコントローラ４ｎ→メインコ
ントローラ３０」といった順次の伝播に伴なって、これ
ら各ノードコントローラの管理対象となるセンサ群デー
タの該フレーム信号への取り込み、並びにメインコント
ローラ３０を通じて同フレーム信号に予め割り付けられ
た上記アクチュエータ制御データの各対応するノードコ
ントローラへの振り分け、を実現するようにしている。

この結果、信号ＳＯとしてメインコントローラ３０から
発せられた上記のフレーム信号が、信号３ｎとして同メ
インコントローラ３０に帰還されるときには、該フレー
ム信号に一括搭載された上記アクチュエータ制御データ
の全てが、各対応するノードコントローラに割り振られ
、かつ管理対象となる全てのセンサのセンサデータが、
各対応するノードコントローラを通じて同フレーム信号
に取り込まれるようになる。この間、各ノードコントロ
ーラでは、各々管理対象となるセンサ群については、そ
のセンサ出力を常時取り込んで、上記フレーム信号が到
来する毎に、この取り込んだセンサ出力を、所定態様の
データとして該フレーム信号の所定位置に付加し、また
アクチュエータ群については、同フレーム信号が到来す
る毎に、この所定位置に含まれる当該アクチュエータ群
に関する制御データを所定のタイミングで抜き取るとと
もに、これを所定のアクチュエータ駆動信号に変換して
、各対応するアクチュエータの駆動を実制御する。

なお、当の直列制御装置の構成として、第１図において
は、図示の便宜上、 〈イ〉メインコントローラに直列接続される全てのノー
ドコントローラが、センサ群とアクチュエータ群との双
方を併せ管理する。

構成についてのみ示したが、他に、 〈口〉センサ群とアクチュエータ群との双方を併せ管理
する第１種のノードコントローラと、センサ群のみを管
理する第２種のノードコントローラと、アクチュエータ
群のみを管理する第３種のノードコントローラと、の３
種のノードコントローラのうちの少なくとも２種のノー
ドコントローラが、混在して前記メインコンＩ・ローラ
に直列接続される。

〈ハ〉メインコントローラに直列接続される全てのノー
ドコントローラが、センサ群のみを管理する。

〈二〉メインコントローラに直列接続される全てのノー
ドコントローラが、アクチュエータ群のみを管理する。

〈ホ〉メインコントローラに直列接続される全てのノー
ドコントローラがアクチュエータ群のみを管理する場合
であって、終段の第ｎノードコントローラ４ｎとメイン
コントローラ３０とが切り離され、いわゆるデジーチェ
ーン状の直列接続となる。

構成なども、適用対衆となる楯械の実情に応じて適宜採
用される。

また、上記においては、より一般的な態様として、セン
サあるいはアクチュエータがいくつかずつにグループ分
けされ、群として各ノードコントローラに管理されると
したが、これらセンサあるいはアクチュエータが各々単
体で１つのノードコントローラに管理されることもある
。

次に、第２図を参照して、この発明にかかる直列制ｔｌ
Ｉｌ装置に採用して好適なメインコントローラと各ノー
ドコントローラとの間における信号授受手法、すなわち
信号伝送に際してのプロトコルについて説明する。

第２図に示す各信号フレームにおいて、ｒｓＴＩＪ、ｒ
ＤＩＪ、ｒＤＩ、Ｊ、Ｉ’５ＴＯＪ、ｒＤＯＪ、「ＤＯ
（ｌ」、ｒｓＰＪ、およびｒＥＲＲＪとは、それぞれ ＳＴＩ：　入力用データ（センサデータ）の先頭位置を
示すために、所定の論３！Ｉ！Ｊ？４造をもつビット列
として、メインコントローラから同フレームに予め付加
される入力データ用スタートコード。

ＤＩ：　各ノードコントローラを介して同フレームに取
り込まれる入力データの列。

ＤＩ　：　第６番目のノードコントローラを介して同フ
レームに取り込まれる第６番目の入力データ（列）。

ＳＴＯ：　　出力用データ（アクチュエータ制御データ
）の先頭位置を示すために、上記 ｒｓＴＩＪとは異なる所定の論理構造をもつビット列と
して、メインコントローラから同フレームに予め付加さ
れる出力データ用スタートコード。

ＤＯ：　各ノードコントローラを介して同フレームから
抜き取られる出力データの列。

メインコントローラから上記ｒｓＴＯＪに引き続いて出
力される。

ＤＯ：　第６番目のノードコントローラを介して同フレ
ームから抜き取られる第６番目の出力データ（列）。

ＳＰ：　同フレーム中に存在する、若しくは同フレーム
に取り込まれるべきデータ列の終端位置を示すために、
上記のｒｓＴＩＪあるいはｒｓＴＯＪと異なる所定の論
理４１造をもつビット列として、メインコントローラか
ら同フレームに予め付加されるストップコード。

ＥＲＲ：　　フレーム信号伝送中におけるデータエラー
に関して各々次段コントローラにその適宜な処理を促す
ための所定ビット列からなるコード、すなわちエラー処
理コ−ド。ここでは主に、フレーム信号伝送中における
データエラー発生の有無をチエツクするためのコードと
して、各々次段に伝送するデータ列内容に基づきメイン
およびノードの各コントローラが自ら生成付加するエラ
ーチエツクコードを想定する。

であり、以下に、該直列制御装置において実施される各
種のプロトコルについて、その詳細を列記する。

ここでは便宜上、第１番目のノードコントローラ４１か
ら数えて第６番目にあるノードコントローラ４ｑにおい
て実施されるデータ授受態様を例にとって、各々その必
要とされるノードコントローラ構造を述べる。

＜ａ＞　　上記ｒｓＴＩＪおよび「ＳＴＯ」に関して、
これを時間的にｒｓＴＩＪ→ｒｓＴＯＪの順に伝送する
場合に、入力されるフレーム信号のｒｓＴＩＪを検知し
てその直後に自らの入力データ（センサデータ）若しく
は入力データ列であるｒＤ　Ｉ、Ｊを付加し、同フレー
ム信号のｒｓＴＯＪを検知してその直後から自らへの出
力データ（アクチュエータ制御データ）若しくは出力デ
ータ列であるｒＤｏ、Ｊを抜き取るよう、ノードコント
ローラ構造を決定する手法（第２図（ａ）参照）。

この場合、ｒＤＩＪは、ｒｓＴＩＪに引き続き、順に後
段の（メインコントローラから信号伝送上の距離が遠い
）ノードコントローラからのデータが取り込まれ、また
ｒＤＯＪは、ｒｓＴＯＪに引き続き、順に先般の（メイ
ンコントローラから信号伝送上の距離が近い）ノードコ
ントローラへの出力データが予めセットされる。

＜ｂ＞　　同じ＜ｒｓＴＩＪ→ｒｓＴＯＪの順に伝送す
る場合に、入力されるフレーム信号のｒｓＴＯＪを検知
して、その直前に自らの入力データ若しくは入力データ
列であるｒＤ　Ｉ、Ｊを付加し、同ｒｓＴＯＪの直後か
ら自らへの出力データ若しくは出力データ列である「Ｄ
ＯＱ」を抜き取るよう、ノードコントローラ構造を決定
する手法（第２図（ｂ）参照）。この場合、ｒＤＩＪは
、ｒｓＴＩＪに引き続き、順に先般のノードコントロー
ラからのデータが取り込まれ、また「ＤＯ」は、ｒｓＴ
ＯＪに引き続き、順に先般のノードコントローラへの出
力データが予めセットされる。

＜Ｃ＞　　同じ＜ｒｓＴＩＪ→ｒｓＴＯＪの順に伝送す
る場合に、入力されるフレーム信号のｒｓＴＯＪを検知
してその直前に自らの入力データ若しくは入力データ列
である「ＤＩｌｌ」を付加し、同フレーム信号のｒｓＰ
Ｉを検知してその直前から自らへの出力データ若しくは
出力データ列である「ＤＯｑ」を抜き取るよう、ノード
コントローラ構造を決定する手法（第２図（ｃ）参照）
。この場合、ｒＤＩＪは、ｒｓＴＩＪに引き続き、順に
先般のノードコントローラからのデータが取り込まれ、
また「ＤＯ」は、ｒｓＴＯＪに引き続き、逆順に後段の
ノードコントローラへの出力データが予めセットされる
。

＜ｄ＞　　同じ＜ｒｓＴＩＪ→ｒｓＴＯＪの順に伝送す
る場合に、入力されるフレーム信号のｒｓＴＩＪを検知
してその直後に自らの入力データ若しくは入力データ列
である「ＤＩ、」を付加し、同フレーム信号のｒｓＰＪ
を検知してその直前から自らへの出力データ若しくは出
力データ列である「ＤＯｑ」を抜き取るよう、ノードコ
ントローラ構造を決定する手法（第２図（ｄ）参照）。

この場合、ｒＤＩＪは、ｒｓＴＩＪに引き続き、順に後
段のノードコントローラからのデータが取り込まれ、ま
たｒＤＯＪは、ｒｓＴＯＪに引き続き、逆順に後段のノ
ードコントローラへの出力データが予めセットされる。

＜ｅ＞　　上記ｒｓＴＩＪおよびｒｓＴＯＪに関して、
これを時間的にｒｓＴＯＪ→ｒｓＴＩＪの順に伝送する
場合に、入力されるフレーム信号のｒｓＴＯＪを検知し
てその直猜から自らへの出力データ若しくは出力データ
列であるｒＤｏ、Ｊを抜き取り、同フレーム信号のｒｓ
ＴＩＪを検知してその直後に自らの入力データ若しくは
入力データ列で列であるｒＤＩ、Ｊを付加するよう、ノ
ードコントローラ構造を決定する手法く第２図（ｅ）参
照）。

この場合、「ＤＯ」は、ｒｓＴＯＪに引き続き、順に先
般のノードコントローラへの出力データが予めセットさ
れ、また「ＤＩ」は、ｒｓＴＩＪに引き続き、順に後段
のノードコントローラからのデータが取り込まれる。

＜ｆ＞　　同じ＜　ｒｓＴＯＪ→ｒｓＴＴｊの順に伝送
する場合に、入力されるフレーム信号のｒｓＴＩＪを検
知して、その直前から自らへの出力データ若しくは出力
データ列である「ＤＯｑ」を抜き取り、同ｒｓＴＩＪの
直後に自らの入力データ若しくは入力データ列であるｒ
ＤＩ、Ｊを付加するよう、ノードコントローラ構造を決
定する手法（第２図（ｆ）参照）。この場合、ｒＤＯＪ
は、ｒｓＴＯＪに引き続き、逆順に後段のノードコント
ローラへの出力データが予めセットされ、また［ＤＩＪ
は、ｒｓＴＩＪに引き続き、順に後段のノードコントロ
ーラからのデータが取り込まれる。

＜ｑ＞　　同じ＜　ｒｓＴＯＪ→ｒｓＴＴＪの順に伝送
する場合に、入力されるフレーム信号のｒｓＴＩＪを検
知してその直前から自らの出力データ若しくは出力デー
タ列であるｒＤｏ、Ｊを抜き取り、同フレーム信号のｌ
５ＰＪを検知してその直前に自らの入力データ若しく（
よ入力データ列である「ＤＩｑ」を付加するよう、メー
トコントローラ１ｍを決定する手法（第２図（ｇ）参照
）。この場合、「ＤＯ」は、ｒｓＴＯＪに引き続き、順
に後段のノードコントローラへの出力データが予めセッ
トされ、またｒＤＩＪは、ｒｓＴＩＪに引き続き、順に
先般のノードコントローラからのデータが取り込まれる
。

＜ｈ＞　　同じ＜　ｒｓＴＯＪ→ｒｓＴＩＪの順に伝送
する場合に、入力されるフレーム信号のｒ　Ｓ　’Ｔ　
ＯＪを検知してその直後から自らへの出力データ若しく
は出力データ列であるｒＤｏ、Ｊを抜き取り、同フレー
ム信号のｌ５ＰＪを検知してその直前に自らの入力デー
タ若しくは入力データ列であるｒＤＩ、Ｊを付加するよ
う、／−ドコントローラ構造を決定する手法（第２図（
ｈ）参照）。この場合、ｒＤＯＪは、ｒｓＴＯＪに引き
続き、順に先般のノードコントローラへの出力データが
予めセットされ、またｒＤＩＪは、ｒ　Ｓ　−ｒ　Ｉ　
ｊに引き続き、順に先般のノードコントローラからのデ
ータが取り込まれる。

〈１〉　特に前記〈ハ〉として示した直列制御装置構成
において、メインコントローラ３０からｒｓＴＩＪ、ｌ
５ＰＪおよびｒＥＲＲＪのみを伝送する場合に、入力さ
れるフレーム信号のｒｓＴＩＪを検知して、その直後に
自らの入力データ若しくは入力データ列であるｒＤＩ　
　Ｊを付加するよう、ノードコントロ−ラ栴造を決定す
る手法（第２図（１）参照）。

この場合、ｒＤ　Ｎは、ｒｓＴＩＪに引き続き、順に後
段のノードコントローラからのデータが取り込まれる。

＜ｊ＞　　同じく前記〈ハ〉の構成において、メインコ
ントローラ３０からｒｓＴＩＪ、Ｉｓ　ＰＪおよびｒＥ
ＲＲＪのみを伝送する場合に、入力されるフレーム＠乃
のｒｓＰＪを検知して、モの直前に自らの入力データ若
しくは入力データ列である「ＤＩ。」を付加するよう、
ノードコントローラ構造を決定する手法（第２図（ｊ）
参照）。この場合、ｒＤＩＪは、「５ＴＩＪに引き続き
、順に先般のノードコントローラからのデータが取り込
まれる。

＜ｋ＞　　特に前記〈二〉またはくホ〉の直列制御装置
構成において、メインコントローラ３０からｒｓＴＯＪ
、ｒＤＯＪ、ｒｓＰ、ＪおよびｒＥＲＲＪのみを伝送す
る場合に、入力されるフレーム信号のｒｓＴＯＪを検知
して、その直後から自らへの出力データ若しくは出力デ
ータ列であるｒＤｏ、Ｊを抜ぎ取るよう、メートコント
ローラ＠乃を決定する手法（第２図（ｋ）参照）。この
場合、「ＤＯ」は、ｒｓＴＯＪに引き続き、順に先般の
ノードコントローラへの出力データが予めセントされる
。

〈１〉　同じく前記く二〉または〈ホ〉の構成において
、メインコントローラ３０からｒｓＴＯＪ、ｒＤＯＪ、
ｌ５ＰＪおよびｒＥＲＲＪのみを伝送する場合に、入力
されるフレーム信号のｒｓＰＪを検知して、その直前か
ら自らへの出力データ若しくは出力データ列であるｒＤ
ｏ、Ｊを抜き取るよう、ノードコントローラ構造を決定
する手法（第２図（１）参照）。この場合、ｒＤＯＪは
、ｒｓＴＯＪに引き続き、順に後段のノードコントロー
ラへの出力データが予めセットされる。

この直列制ｇ装置においては、先の〈イ〉〜〈ホ〉とし
て示した構成に応じて、以上＜ａ＞〜〈１〉として示し
た１２種のプロトコルのうちのいずれか１つが選択的に
採用される。これらいずれかのプロトコルが採用される
場合であっても、該直列制６Ｄ装置を構成するメインコ
ントローラと各ノードコントローラとの間での、都度必
要とされるデータ授受は良好に達成される。実用上は、
プレス等の適用対象機械の一連の動作を円滑に制御し得
る十分に短い時間周期をもって、こうしたメインコント
ローラと各ノードコントローラとの間でのデータ授受が
繰り返し実行される。

なおここでは、前記センサとして、１ビツトの信号を論
理値゛１”または“Ｏｎとして出力するオン−オフセン
サ、また前記アクチュエータとしても、論理値“１“ま
たは′０″からなる１ビツトの駆動信号に基づいて２値
的に動作する２値駆動アクチユエータ、をそれぞれ想定
している。こうした都合上、該実施例では、前記ｆ’５
ＴＩＪ、ｒｓＴＯＪおよびｒｓＰＪが、例えば次表第１
表に示すような論理構造をもって構成される場合には、
これらセンサデータやアクチュエータ制御データに関す
るフレーム信号への搭載データ（前記ｒＤＩＪ、「ＤＩ
ｑ」、「ＤＯ」、「ＤＯｑ」）を例えば第２表のように
栴、成して、これらデータがいかなる態様で列化されて
も、前記ｒｓＴｔＪ、ｒｓＴＯＪおよび「ｓＰｊの識別
が的確になされるようにしている。

第１表 第２表 なお、ｒｓＴＩＪ、ｒｓＴＯＪおよびｒｓＰＪの４ｉＩ
ｔ造が第１表のようである場合には、オンデータ（論理
値“１ｎのデータ）の連続する数が「５」未満（前段ノ
ードコントローラの出力に関しては「４」未満）となる
場合に限って、上記フレーム搭載データとしても、実デ
ータと同様「１」またはｒＯＪの１ビツトのデータを用
いるようにすることもできる。

また、前記ｒＥＲＲＪとしては、例えば１６ビツト程度
の固定長さのコード（内容はその都度のデータ列内容に
応じて変わる）が用意される。

第３図に、直列制御ｌＩ装置構成として前記くイ〉また
はく口〉の構成、またプロトコルとして前記＜ａ＞のプ
ロトコルを採用する場合に、センサ群とアクチュエータ
群との双方を併せ管理するノードコントローラとして好
適なノードコントローラ構成の一例を示す。

第１番目のノードコントローラ４１から数えて第９番目
にあたるとするこのノードコントローラ４ｑは、同第３
図に示されるように、前段のノードコントローラ４（Ｑ
−１）から例えば適宜変調されて伝送されるとするフレ
ーム信号を入力してこれを所要の形態に復調する入力回
路４０１と、この復調されたフレーム信号から例えば第
１表に示したような論理構造をもつ前記のｒｓＴＩＪを
検出するＳＴＩ検出回路４０２と、同フレーム信号から
これも例えば第１表に示したような論理構造をもつ前記
のｒｓＴＯＪを検出する第１および第２の２つのＳＴＯ
検出回路４０３ａおよび４０３ｂと、同フレーム信号か
ら同様に第１表に示したような論理構造をもつ前記のｒ
ｓＰＪを検出する第１および第２の２つの３ｐ検出回路
４０４ａおよび４０４ｂと、同フレーム信号に含まれる
前記のｒＥＲＲＪに基づき前段ノードコントローラ４（
ｑ−１＞からの伝送信号についてのエラー発生の有無を
検査するエラーチエツク回路４０５と、同フレーム信号
の一通路におかれてこれをシリアル−（ｋｘｉ）ビット
パラレル（ｋ：アクチュエータ群２ｑＡにあるアクチュ
エータの数、ｉ：アクチュエータ１個当りについてのデ
ータビット数−第２表参照）の両形態にて出力するデー
タ抽出回路４０６と、入力されるフレーム信号（ここで
はデータ抽出回路４０６のシリアル出力）を（ｉｘｊ）
ビットだけシフトする＜１ｘｊ）ビットシフト回路４０
７と（ｉ：センサ群２　ｑＳにあるセンサの数、ｊ：セ
ンサ１個当りについてのデータビット数−第２表参照）
、入力されるフレーム信号（ここでは同様にデータ抽出
回路４０６のシリアル出力）を（ｉｘｊ−ｋｘｉ）ビッ
トだ【プシフトする（ｉｘｊ−ｋＸｊりビットシフト回
路４０８と、フレーム信号中のデータ列（ｒＤＩＪ、ｒ
ＤＯＪ　）に基づいて前記ｒＥＲＲＪの新たなコードで
あるｒＥＲＲ’　Ｊを生成出力するとともに、これに入
力されるフレーム信号からｒｓＰＪを検出して、その後
ｒＥＲＲ’　Ｊのビット時間後にＥＲＲ’送出完了信号
を出力するＥＲＲ’生成回路４０つと、当該ノードコン
トローラ４ｑとしての出力フレーム信号を所要に変調し
て、次段ノードコントローラ４（ｑ＋１＞へ送出する出
力回路４１０と、センサ群２ｑＳから加えられるセンサ
出力を先の第２表に例示した如くの「フレーム搭載デー
タ」に変換してこれを出力するデータ生成回路４１１と
、上記データ抽出回路４０６の（ｋＸｉ）ビットパラレ
ル出力を所定タイミングでラッチするためのラッチ回路
４１２と、このラッチ回路４１２にラッチされた（ｋｘ
ｌ）ビットデータを所定タイミングで取り込んでアクチ
ュエータ群２ｑＡにあるに個のアクチュエータに各々対
応したｋだけの７クチユ工−タ駆動信号を生成出力する
アクチュエータ駆動信号生成回路４１３と、コード検出
出力（ここではＳＴＩ検出回路４０２によるｒｓＴＩＪ
検出出力）を受入してこれを（ｉｘｊ＞ビット分だけ遅
延出力する（ｉｘｊ＞ビット遅延回路４１４と、同じく
コード検出出力（ここでは第１ＳＴＯ検出回路４０３ａ
によるｒｓＴＯＪ検出出力）を受入してこれを（ｋｘｉ
−０，５＞ビット分だけ遅延出力する（ｋＸＪ−０，５
）ビット遅延回路４１５と、これも同様にコード検出出
力（ここでは第１ＳＰ検出回路４０４ａによるｒｓＰＪ
検出出力）を受入してこれを時間Ｔ　　　（ｒＥＲＲＪ
のビット時間）ＲＲ ／どけ遅延出力する王、□遅延回路４１６と、上記ＳＴ
Ｉ検出回路４０２、（ｉｘｊ）ビｒｔ　ｌ”　遅延回路
４１４、（ｋＸｉ−０，５）ビット遅延回路４１５、第
２８ＴＯ検出回路４０３ｂ１ＴＥＲＩｌ辻延回路４１６
、および第２ＳＰ検出回路４０４ｂからの各出力、並び
にエラーチエツク回路４０５からのエラーチエツク完了
信号、ＥＲＲ’生成回路４０９からのＥＲＲ’送出完了
信号をそれぞれ受入して、同ノードコントローラ４ｑ内
部の第１〜第７のスイッチ回路ＳＷ１１〜５Ｗ１７の切
換制御を行なう内部コントローラ４１７と、をそれぞれ
具えて構成される。

なお、このノードコントローラ４ｑにおいて、スイッチ
回路ＳＷＯは、上記ビット数（ｉｘｊ）および（ｋＸｆ
）の関係が、 （ｉｘｊ）−（ｋｘｉ）≧Ｏ−（１） であるとき、予めｒｏ−ａＪ側に切り換えられ、同関係
が （ｉＸｊ）−（ｋｘｊり＜Ｏ・（２） であるとき、予めｒｏ−ｂＪ側に切り換えられるモード
スイッチである。

このスイッチ回路ＳＷＯのｒｏ−ｂＪ側に配されるαビ
ットオフセット回路４１８とは、例えばシフトレジスタ
の入出力態様の切換操作により、（ｉｘｊ）−（ｋｘｉ
）＋ｃｒ＝Ｏ−（３）となるα１７１分だけ、上記デー
タ抽出回路４０６を介して（ｉｘｊ）ビットシフト回路
４０７および（ｉｘｊ−ｋｘＪ）ビットシフト回路４０
８に加えられるフレーム信号を見かけ上進める回路であ
る。

また、上記入力回路４０１は、各コントローラ間の信号
授受がメタルケーブル（ライスペアケーブルや同軸ケー
ブル等々）を介して電気的に行なわれる場合には、イン
ピーダンスマツチング回路、入力アンプ、復調回路等を
有した構成となり、同信号授受が光ファイバを介して光
学的に行なわれる場合には、光−電気変換器および復調
回路（マンチェスター復調回路あるいはＣＭＩ復調回路
等）等を有した構成となる。

他方、上記出力回路４１０も、各コントローラ間の信号
授受が、上記の如く電気的に行なわれる場合には、変調
回路やドライバ回路を有した構成となり、光学的に行な
われる場合には、変調回路や電気−光変換器を有した構
成となる。

また、上記エラーチエツク回路４０５は、ＣＲＣチエツ
ク方式や垂直水平パリティチエツク方式等により前記の
エラーチエツクを行なう周知の回路である。

第４図は、この第３図に示したノードコントローラ４ｑ
における上記内部コントローラ４１７の入出力論理を示
す図表であり（内部コントローラはこうした図表に示さ
れる入出力特性をもってその制御ｇ！論理が予め組まれ
た回路）、該内部コントローラ４１７による同第４図に
示す如くのスイッチ回路切換制御により、−例として上
記（１）式が満足されている場合、すなわちスイッチ回
路ＳＷＯがｒＯ−ａＪ側にある場合、同ノードコントロ
ーラ４ｑは、前記フレーム信号の入力に伴ない、第５図
に示す態様をもって動作するようになる。

第５図において、斜線で示す部分が、次段ノードコント
ローラ４（ｑ−＋ｌ）への伝送フレーム信号を構成する
要素として各々選択出力される部分である。

この第５図からも明らかなように、第３図に示したノー
ドコントローラ４ｑにあっては、前記（ｉｘｊ）と（ｋ
Ｘｊりとのビット関係に応じて入力フレーム信号の位相
（時間）を所要に調整することにより、当該センサデー
タｒＤＩ。」のフレーム信号への取り込み、並びに当該
アクチュエータ制御データ「ＤＯｑ」のフレーム信号か
らの抽出、の−括実行（時間的には多少ずれて実行され
るが・・・）を可能としている。

なお、上記制御データ「ＤＯｑ」のアクヂュエータ駆動
信号土成回路４１３への取り込みは、正常なエラーチエ
ツク完了信号の出力があってはじめて実現されるもので
あり（第５図（Ｓ）および（ｑ）参照）、これによって
「異常データ（エラーデータ）におけるアクチュエータ
の誤制御」などといった問題も良好に回避される。

また、説明の便宜上、第３図〜第５図での図示は省略し
たが、エラーチエツク回路４０５にてエラーの発生が検
知された場合には、ＥＲＲ’生成回路４０９、あるいは
別途の回路を通じて、その旨示す適宜のコードがＥＲＲ
’　として、あるいは別途のコードとして、上記出力さ
れるフレーム信号に付加される。この場合は、通常、入
力フレーム信号からこの新たに付加されるコード部分の
存在を検出するための回路も更に具えられることとなる
。

第６図に、この第３図に示したノードコントロ−ラ４ｑ
が前記〈イ〉の構成に適用される場合を想定したフレー
ム信号の伝送推移を参考までに示す。

第７図は、先の第３図と同様、直列制御装置構成として
前記〈イ〉またはく口〉の構成、またプロトコルとして
前記＜ａ＞のプロトコルを採用する場合に、センサ群と
アクチュエータ群との双方を併せ管理するノードコント
ローラとして好適なノードコントローラ構成の他の例を
示すものである。

なおこの第７図において、先の第３図に示した回路要素
と同一の回路要素にはそれぞれ同一の符号を付して示し
ており、これら回路要素についての重複する説明は省略
する（後述する第１１図以降の説明においても同様とす
る）。

さて、ここでも第９番目にあるとするこのノードコント
ローラ４ｑは、同第７図に示されるように、入力回路４
０１、ＳＴＩ検出回路４０２、ＳＴＯ検出回路４０３、
第１および第２のＳＰ検出回路４０４ａおよび４０４ｂ
、エラーチエツク回路４０５、（ｉｘｊ）ビットシフト
回路４０７、ＥＲＲ’生成回路４０９、出力回路４１０
、データ生成回路４１１、ラッチ回路（ただしここでは
シリアル−パラレル変換１能を有する）４１２’、アク
チュエータ駆動信号生成回路４１３、（ｉＸｊ）ピッｌ
−遅延回路４１４、およびＴＥＲＲ遅延回路４１６に加
えて、入力されるフレーム信号（ここではスイッチ回路
５Ｗ２２の出力信号）を（ｋＸノンごットだ（ナシフト
する（ｋＸＪ）ビットシフト回路４２０と、コード検出
出力（ここではＳＴＩ検出回路４０２によるｒ　Ｓ　Ｔ
、　Ｉ　Ｊ検出出力並びにＳＴＯ検出回路４０３による
ｒｓＴＯＪ検出出力）を受入してこれを（ｋＸｉ）ビッ
ト分だけ遅延出力する（ｋｘｉ）ビット遅延回路４２１
と、同じくコード検出出力（ここでは第２ＳＰ検出回路
４０４ｂによるｒｓＰＪ検出出力）を受入してこれを（
ＴＥＲＲ＋ｋｘＪｌ）分だけ遅延出力す７；ｔ　（Ｔ、
ＲＲ＋ｋｘ、ｃ　）遅延回路４２２と、上記ＳＴＩ検出
回路４０２、（ｉｘｊ）ビット遅延回路４１４、（ｋＸ
ｉ）ビット遅延回路４２１、ＳＴＯ検出回路４０３、Ｔ
Ｅ□遅延回路４１６、第２ＳＰ検出回路４　Ｑ　４　ｂ
　、、および（Ｔ［ＲＲ＋ｋＸＪ）遅延回路４２２かう
各出力、並びにエラーチエツク回路４０５からのエラー
チエツク完了信号、ＥＲＲ’生成回路４０９からのＥＲ
Ｒ’送出完了信号をそれぞれ受入して、同ノードコント
ローラ内部の第１〜第７のスイッチ回路ＳＷ２１〜２７
の切換制御を行なう内部コントローラ４２３と、をそれ
ぞれ具えて構成される。

第８図は、第７図に示したノードコントローラ４ｑ１．
：おける上記内部コントローラ４２３の入出力論理を示
す図表であり、該内部コントローラ４２３による同第８
図に示す如くのスイッチ回路切換制御により、このノー
ドコントローラ４ｑは、前記フレーム信号の入力に伴な
い、第９図に示す態様をもって動作するようになる。

第９図においても、斜線で示す部分が、次段ノードコン
トローラ４（ｑ＋１）への伝送フレーム信号を構成する
要素として各々選択出力される部分である。

この第９図から明らかなように、第７図に示したノード
コントローラ４ｑでは、入力フレーム信号の位相を適宜
に調整して先ず当該センサデータ「ＤＩＩｌｌ」のフレ
ーム信号への取り込みを実行し、その後このセンサデー
タｒｒ）１　４の取り込まれたフレーム信号を更に位相
調整して、当該アクチュエータ制御データ「Ｄｏｑ」の
同フレーム信号からの抽出を実行する回路を意図してい
る。

なお、上記制御データｒＤｏ、Ｊのアクチュエータ駆ｖ
Ｊ信号生成回路４１３への取り込みに関する配慮、ある
いはエラー発生に関する対処、等は、先の第３図に示し
たノードコントローラに共通する。

第１０図に、この第７図に示したノードコントローラ４
ｑが前記くイ〉の構成に適用される場合を想定したフレ
ーム信号の伝送推移を参考までに示す。

第１１図は、直列制御装置構成として前〈口〉またはく
ハ〉の構成、またプロトコルとして前記＜ａ＞または＜
ｄ＞または＜ｅ＞または＜ｆ＞または＜ｉ＞のプロトコ
ルを採用する場合に、センサ群のみを管理するノードコ
ン１〜ローラとして好適なノードコントローラ構成の一
例を示すものである。

ここでも、第ｑ番目にあるとするこのノードコントロー
ラ４ｑは、同第１１図に示されるように、入力回路４０
１ＳＴ［検出回路４０２、第１および第２のＳＰ検出回
路４０４ａおよび４０４ｂ、エラーチエツク回路４０５
、（ｉｘｊ）ビットシフト回路４０７、ＥＲＲ’生成回
路４０９、出力回路４１０、データ生成回路４１１、（
ｉｘｊ）ビット遅延回路４１４、およびＴ　ＥＲＲ遅延
回路４１６に加えて、上記ＳＴＩ検出回路４０２、（ｉ
ｘｊ）ビット遅延回路４１４、Ｔ　ＥＲＲ遅延回路４１
６．および第２ＳＰ検出回路４０４ｂからの各出力、並
びにエラーチエツク回路４０５からのエラーチエツク完
了信号、ＥＲＲ’生成回路４０９からのＥＲＲ’送出完
了信号をそれぞれ受入して、同ノードコントローラ内部
の第１〜第４のスイッチ回路ＳＷ３１〜５Ｗ３４の切換
制御を行なう内部コントローラ４２４、をそれぞれ具え
て構成される。

第１２図は、第１１図に示したノードコントローラ４ｑ
における上記内部コントローラ４２４の入出力論理を示
す図表であり、該内部コントローラ４２４による同第１
２図に示す如くのスイッチ回路切換制御により、このノ
ードコントローラ４ｑは、前記フレーム信号の入力に伴
ない、第１３図に示す態様をもって動作するようになる
。

第１３図においても、斜線で示す部分が、次段ノードコ
ントローラ４（Ｑ＋１）への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第１３図から明らかなように、第１１図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒｓ
ＴＩＪとｒｓＰＪのみを検出対象として、当該センサデ
ータｒＤＩ、’ＪのｒｓＴＩＪ直後への取り込みを実現
しており、同人力フレーム信号中に前記のｒｓＴＰＪや
ｒＤＯＪが存在していても、これらはそのまま次段ノー
ドコントローラ４　（ｑ＋１）への伝送信号として通過
される。

第１４図は、直列制御装置溝酸として前記〈口〉または
〈二〉またはくホ〉の構成、またプロトコルとして前記
＜ａ＞または＜ｂ＞または＜ｅ＞または＜ｈ＞または＜
ｋ＞のプロトコルを採用する場合に、アクチュエータ群
のみを管理するノードコントローラとして好適なノード
コントローラ構成の一例を示すものである。

第ｑ番目にあるとするこのノードコントローラ４ｑは、
同第１４図に示されるように、入力回路４０１、ＳＴＯ
検出回路４０３、ＳＰ検出回路４０４、エラーチエツク
回路４０５、データ抽出回路４０６、ＥＲＲ’生成回路
４０９、出力回路４１０、ラッチ回路４１２、アクチュ
エータ駆動信号生成回路４１３、（ｋＸｉ）ビットシフ
ト回路４２０、（ｋｘｉ−０，５）ビット遅延回路４１
５、’　ＥＲＲ遅延回路４１６、（ｋＸｉ）ビット遅延
回路４２１、および＜　Ｔ　ＥＲＲ＋　ｋ　ｘ　り遅延
回路４２２に加えて、上記ＳＴＯ検出回路４０３、（ｋ
Ｘｊりビット遅延回路４２１、（ｋｘＪ−０，５）ビッ
ト遅延回路４１５、ＳＰ＠出回路４０４、ＴＥＲＲ遅延
回路４１６、および（Ｔ、ＲＲ＋ｋＸＪ）ｉ迂回路４２
２からの各出力、並びにエラーチエツク回路４０５から
のエラーチエツク完了信号、ＥＲＲ’生成回路４０９か
らのＥＲＲ’送出完了信号をそれぞれ受入して、同ノー
ドコントローラ内部の第１〜第６のスイッチ回路ＳＷ４
１〜５Ｗ４６の切換制御を行なう内部コントローラ４２
５、をそれぞれ具えて構成される。

第１５図は、第１４図に示したノードコントローラ４ｑ
における上記内部コントローラ４２５の入出力論理を示
す図表であり、該内部コントローラ４２５による同第１
５図に示す如くのスイッチ回路切換制御により、このノ
ードコントローラ４ｑは、前記フレーム信号の入力に伴
ない、第１６図に示す態様をもって動作するようになる
。

第１６図においても、斜線で示す部分が、次段ノードコ
ントローラ４（Ｑ＋１＞への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第１６図から明らかなように、第１４図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒｓ
ＴＯＪとｌ５ＰＪのみを検出対象として、当該アクチュ
エータ制御データｒＤｏ、ＪのｒｓＴＯＪ直後からの抽
出を実現しており、同人力フレーム信号中に前記のｒｓ
ＴＩＪやｒＤＩＪが存在しても、これらはそのまま次段
ノードコントローラ４（Ｑ＋１）への伝送信号として通
過される。上記制御データ「ＤＯｑ」のアクチュエーク
駆動信号生成回路４１３への取り込み等に関するメカニ
ズムは、先の第３図あるいは第７図に示したノードコン
トローラと同様である。

第１７図は、直列制６！Ｉ装置構成として前記〈口〉ま
たは〈ハ〉の構成、またプロトコルとして前記＜ｂ＞ま
たは＜ｃ＞または＜ｑ＞または＜ｈ＞または＜ｊ＞のプ
ロトコルを採用する場合に、センサ群のみを管理するノ
ードコントローラとして好適なノードコントローラ構成
の一例を示すものである。

第ｑ番目にあるとするこのノードコントローラ４ｑは、
同第１７図に示されるように、入力回路４０１、ＳＴＩ
検出回路４０２、ＳＰ検出回路４０４、エラーチエツク
回路４０５、（ｉｘｊ）ビットシフト回路４０７、ＥＲ
Ｒ’生成回路４０９、出力回路４１０、データ生成回路
４１１、および（ｉｘｊ）ビット遅延回路４１４に加え
て、入力されるフレーム信号を前記ｒｓＰＪのビット時
間である時間Ｔ　だけシフトするＴｓ、シフト回Ｐ 路４２６と、コード検出出力（ここで１よＳＰ検出回路
４０４によるｒｓＰＪ検出出力）を受入してこれを時間
りＴＳＰ”ＥＲＲ）だけ「延する（ＴＳ。

＋ＴＥＲＲ）遅延回路４２７と、コード検出出力（ここ
ではＳＰ検出回路４０４によるｒｓＰＪ検出出力を（ｉ
ｘｊ＞ビット遅延回路４１４により＜１ｘｊ）ビット分
遅延した信号）を時間Ｔ８．たけ遅延出力するＴ８−延
回路４２８と、上記ＳＴ■検出回路４０２、ＳＰ検出回
路４０４、（Ｔ８゜＋Ｔｏ＋ｔ＋）遅延回路４２７、（
ｉｘｊ）ビット遅延回路４１４、およびＴ３−延回路４
２８からの各出力、並びにエラーチエツク回路４０５か
らのエラーチエツク完了信号、ＥＲＲ’生成回路４０９
からのＥＲＲ’送出完了信号をそれぞれ受入して、同ノ
ードコントローラ内部の第１〜第４のスイッチ回路ＳＷ
５１〜５Ｗ５４の切換制御を行なう内部コントローラ４
２９と、をそれぞれ具えて構成される。

第１８図は、第１７図に示したノードコントローラ４ｑ
１．：おける上記内部コントローラ４２９の入出力論理
を示す図表であり、該内部コントローラ４２９による同
第１８図に示す如くのスイッチ回路切換制御により、こ
のノードコントローラ４ｑは、前記フレーム信号の入力
に伴ない、第１９図に示す態様をもって動作するように
なる。

第１９図においても、斜線で示す部分が、次段ノードコ
ントローラ４（ｑ＋１＞への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第１９図から明らかなように、第１７図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒｓ
ＴＩＪとｒｓＰＪのみを検出対象として、当該センサデ
ータｒＤＩ、Ｊの「ＳＰ」直前への取り込みを突環して
あり、同人力フレーム信号中に前記のｒｓＴＯＪや「Ｄ
Ｏ」が存在していても、これらはそのまま次段ノードコ
ントローラ４（Ｑ＋１）への伝送信号として通過される
。

なお、この第１７図に示したノードコントローラ４ｑが
、特に前記＜ｂ＞または＜Ｃ＞のプロトコルに採用され
る場合には、別途にＳＴＯ検出回路（４０３）が追加さ
れ、この回路による前記ｒｓＴＯＪの検出に基づいてそ
の直前に当該センサデータｒＤ　ＩＱＪが取り込まれる
よう、内部コントローラ４２９のｌ！ｉｌＩ御論理が変
更される。

第２０図は、直列制御装置構成として前記＜０＞または
く二〉またはくホ〉の構成、またプロトコルとして前記
＜Ｃ＞または＜ｄ＞または＜ｆ＞または＜ｑ＞または＜
４＞のプロトコルを採用する場合に、アクチュエータ群
のみを管理するノードコントローラとして好適なノード
コントローラ構成の一例を示すものである。

同様に第ｑ番目にあるとするこのノードコントローラ４
ｑは、同第２０図に示されるように、入力回路４０１、
第１および第２ののＳＴＯ検出回路４０３ａおよび４０
３ｂ、ＳＰ検出回路４０４、エラーチエツク回路４０５
、データ抽出回路４０６、ＥＲＲ’生成回路４０９、出
力回路４１０、ラッチ回路４１２、アクチュエータ駆動
信号生成回路４１３、（ｋＸｉ−０，５）ビット遅延回
路４１５、ＴＥＲＲ遅延回路４１６、’ｓｐシフト回路
４２６、およびＴ３−延回路４２８に加えて、入力され
るフレーム信号を（ｋｘ　ｐ　＋　Ｔｓｐ　）だけ〃延
する（ｋｘ、ｃ＋ＴＳ、）、ｑ延回路４３０と、コード
検出出力（ここではＳＰ＠出回路４０４によるｒＳＰＪ
検出出力）を受入してこれを（ｋＸＪ＋”ＳＰ”ＥＲＲ
）だけ遅延する（ｋ、ｘｉ十丁Ｓ、→−”ＥＲＲ）遅延
回路４３１と、上記第１および第２８ＴＯ検出回路４０
３ａおよび４０３ｂ１ＳＰ検出回路４０４、（ｋｘＪ−
０，５）ビット遅延回路４１５、Ｔ　ｓ、ａ延回路４２
８、（ｋ　Ｘ　Ｊ　＋　Ｔ３ｐ＋ＴＥＲＲ）遅延回路４
３１、およびＴＥＲＲ遅延回路４１６からの各出力、並
びにエラーチエツク回路４０５からのエラーチエツク完
了信号、ＥＲＲ’生成回路４０９からのＥＲＲ’送出完
了信号をそれぞれ受入して、同ノードコントローラ内部
の第１〜第７のスイッチ回路５Ｗ６１〜５Ｗ６７の切換
制御を行なう内部コントローラ４３２と、をそれぞれ具
えて機成される。

第２１図は、第２０図に示したノードコン］・ローラ４
ｑにおける上記内部コントローラ４３２の入出力論理を
示す図表であり、該内部コントローラ４３２による同第
２１図に示す如くのスイッチ回路切換制御により、この
ノードコントローラ４ｑは、前記フレーム信号の入力に
伴ない、第２２図に示す態様をもって動作するようにな
る。

第２２図においても、斜線で示す部分が、次段ノードコ
ントローラ４（Ｑ＋１＞への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第２２図から明らかなように、第２０図に示したノ
ードコントローラでは、入力フレーム信号中の前記ｒｓ
ＴＯＪと「ＳＰ」のみを検出対象として、当該アクチュ
エータ制御データｒｏｏ、、＋のｒｓＰＪ直前からの抽
出を実現しており、同人力フレーム信号中に前記ｒｓＴ
ＩＪやｒＤＩＪが存在していても、これらはそのまま次
段ノードコントローラ４（ｑ＋１）、への伝送信号とし
て通過される。

なお、この第２０図に示したノードコントローラ４ｑが
、特に前記＜ｆ＞または＜（７＞のプロトコルに採用さ
れる場合には、別途にＳＴＩ検出回路（４，０２＞が追
加され、この回路による前記ｒｓＴＩＪの検出に基づい
てその直前から当該アクチコエータ制御データ「ＤＯｑ
」が抽出されるよう、内部コントローラ４３２の制Ｗ論
理が変更される。

また、このノードコントローラ４ｑにおいても、上記制
御データ「ＤＯｑ」のアクチュエータ駆動信号生成回路
４１３への取り込み等に関するメカニズムは、先の第３
図あるいは第７図あるいは第１４図に示したノードコン
トローラと同様である。

以上、直列制御装置構成くイ〉〜くホ〉とプロトコル＜
ａ＞〜〈ｌ〉との各組み合わせのちとに、これに適用さ
れるいくつかのノードコントローラ構成についてその一
例を示したが、上記においで割愛した他の組み合わせに
ついて適用されるノードコントローラ、例えば前記〈イ
〉またはく口〉の直列制御装置構成において前記＜ｂ＞
または＜Ｃ＞または＜ｄ＞または＜ｅ＞または＜ｆ＞ま
たは＜ｇ＞または＜ｈ＞のプロトコルを採用する場合の
センサ群およびアクチュエータ群双方を併せ管理するノ
ードコントローラなど、についても、上記例示した各ノ
ードコントローラと同様、入力フレーム信号からのそれ
ぞれ目標とするコード（ｒｓＴＩＪ、ｒｓＴＯＪ、ｒｓ
ＰＪ）の検出に基づいた同フレーム信号の任意の位相調
整等により、容易にこれを構成することができる。

なお、同直列制御装置を構成するメインコントローラ３
０については、その具体構成の図示を割愛したが、これ
は例えば、先の第６図（ａ）あるいは第１０図（ａ）に
示した形態で信号ＳＯを出力し、同第６図（「）あるい
は第１０図（ｆ’）に示した態様で帰還される信号Ｓｎ
を取り込み青る回路であればよく（前記くホ〉のデジー
チェン状となる構成においは信号ＳＯの出力のみとなる
）、第２図に示した各種フレーム信号の形態に応じて、
これも任意かつ容易に構成することができる。こうした
直列制御装置にあっては、各ノードコントローラの構成
に応じてその信号授受に関するプロトコルが決定される
。

また、以上の説明においては、各ノードコントローラに
よって直接的に管理される端末要素が、センサ若しくは
アクチュエータであるとしたが、当該直列制御装置に対
してデータ入力対象となる端末要素、若しくは同直列制
′ａ装置からのデータ出力対条となる端末要素でさえあ
れば、他のいかなる端末であってもよいことは勿論であ
る。

（発明の効果〕 以上説明したように、この発明によれば、■　非常に簡
素な信号線配線構造をもって、合理的かつ高能率な端末
の運用管理が実現される。

■　またこのため、端末数が非常に多い機械についても
、配線のためのスペースを削減でき、ひいては１械自体
の小型化を図ることも可能となる。

■　直接的に端末を管理する各ノードコントローラは、
何らアドレス等を必要としないため、端末の追加、削除
、あるいは入れ換え等に際しても、信号伝送系に対する
配慮は不要となり、機械の改造等も容易となる。

等々の多くの優れた効果を得ることができる。

【図面の簡単な説明】

第１図はこの発明にかかる直列制ｔＩＩ装置の一実施例
についてその構成の概要を示すブロック図、第２図は同
直列制御装置においで採用される各種フレーム信号の形
態並びに信号授受のプロトコルについてその概念を模式
的に示す略図、第３図および第７図および第１１図およ
び第１４図および第１７図および第２０図はそれぞれ同
直列制′ａ装置に適用されるノードコントローラについ
てその構成の一例を示すブロック図、第４図は第３図に
示したノードコントローラにおける内部コントローラの
入出力論理を示す図表、第５図は第３図に示したノード
コントローラの動作例を示すタイミングチャート、第６
図は第３図に示したノードコントローラの直接接続によ
り構成される直列制御装置の各コントローラ間における
フレーム信号の伝送推移を模式的に示すタイムチャート
、第８図は第７図に示したノードコントローラにお【プ
る内部コン］・ローラの入出力論理を示す図表、第９図
は第７図に示したノードコントローラの動作例を示すタ
イムチャート、第１０図は第７図に示したノードコント
ローラの直列接続により構成される直列制御装置の各コ
ントローラ間くおけるフレーム信号の伝送推移を模式的
に示すタイムチャート、第１２図は第１１図に示したノ
ードコントローラにおける内部コントローラの入出力論
理を示す図表、第１３図は第１１図に示したノードコン
トローラの動作例を示すタイムチャート、第１５図は第
１４図に示したノードコントローラにおける内部コント
ローラの入出力論理を示す図表、第１６図は第１４図に
示したノードコントローラの動作例を示すダイミンクチ
ャート、第１８図は第１７図に示したノードコントロー
ラにおける内部コントローラの入出力論理を示す図表、
第１９図は第１７図に示したノードコントローラの動作
例を示すタイミングチャート、第２１図は第２０図に示
したノードコントローラにおける内部コントローラの入
出力論理を示す図表、第２２図は第２０図に示したノー
ドコントローラの動作例を示すタイミングチャート、第
２３図および第２４図はそれぞれ従来の制御装置の一例
を示すブロック図である。 １０・・・マシンコントローラ、２１８〜２ｎＳ・・・
センサ群、２１Ａ〜２ｎＡ・・・アクチュエータ肝、３
０・・・メインコントローラ、４１〜４ｎ、４ｑ・・・
ノードコントローラ、４０１・・・入力回路、４０２・
・・ＳＴＩ検出回路、４０３・・・ＳＴＯ検出回路、４
０４・・・ＳＰ検出回路、４０５・・・エラーチエツク
回路、４０６・・・データ抽出回路、４０７・・・（ｉ
Ｘｊ）ビットシフト回路、４０８・・・（ｉｘｊ−ｋｘ
ｌ）ピッ１−シフト回路、４０９・・・ＥＲＲ’生成回
路、４１０・・・出力回路、４１１・・・データ生成回
路、４１２・・・ラッチ回路、４１３・・・アクチュエ
ータ駆動信号生成回路、４１４・・・（ｉｘｊ）ビット
遅延回路、４１５−　（ｋｘｌ　−０，５）　ヒラｔ”
遅１ｆｆｉＯｏｌ、４１６・・・”　ＥＲＲ遅延回路、
４１７，４２３，４２４．４２５，４２９．４３２・・
・内部コントローラ、４１８・・・αビットオフセット
回路、４２０・・・（ｋｘｌ）ビットシフト回路、４２
１・・・（ｋＸｉ＞ビット遅延回路、４２２−＜ＴＥＲ
Ｒ十ｋｘ　１　）遅延回路、４２６・・・’ｓｐシフト
回路、４２７・・・（Ｔ８゜”ＥＲＲ）遅延回路、４２
８・・・ＴＳ−延回路、４３０−（ｋｘ、４＋、Ｔ８．
）シフト回路、４３１−・・（ｋ　ｘ　１＋　Ｔ　Ｓ　
Ｐ　＋　Ｔ　Ｅ　ＲＲ＞　ｗ　延ｒ”＋　ｎ、ＳＷＯ。 ＳＷｌ　　１〜５Ｗ１７，３Ｗ２１〜５Ｗ２７，５Ｗ３
１〜５Ｗ３４，５Ｗ４１〜５Ｗ４６，５Ｗ５１へ一３Ｗ
５４，５Ｗ６１〜ＳＷ６７・・・イッチ回銘、ＡＤ１〜
ＡＤ４−７：／ド’７’−ト、ＯＲ１，ＯＲ２・・・オ
アゲート。 Ｄ’ｌ　ｑ 第２図

Claims (34)

【特許請求の範囲】
1. （１）データ入力対象となる第１の端末およびデータ出
   力対象となる第２の端末の多数と１つの制御手段との間
   で信号の授受を実行するに、前記第１および第２の端末
   、または第１の端末、または第２の端末に対応して、そ
   の１乃至複数をそれぞれ管理単位とした第１の端末から
   の出力データの受入、若しくは第２の端末へのデータ出
   力を直接的に実行する第１〜第ｎの複数のノードコント
   ローラを設け、また前記制御手段に対応して、前記第１
   および第２の端末を統括管理するメインコントローラを
   設けて、これらメインコントローラと第１〜第ｎのノー
   ドコントローラとを各々信号線を介して環状に直列接続
   するとともに、メインコントローラから発するフレーム
   信号の第１〜第ｎのノードコントローラへの順次の伝播
   に伴なって、ノードコントローラに受入される第１の端
   末データの該フレーム信号への取り込み、若しくはメイ
   ンコントローラを通じて同フレーム信号に予め割り付け
   られた第２の端末への出力データの各対応するノードコ
   ントローラへの振り分けを行なう直列制御装置であって
   、 前記メインコントローラは、前記フレーム信号の１フレ
   ーム中に、前記第１の端末データに関してその先頭位置
   を示すための第１の識別コードと、前記第２の端末への
   出力データに関してその先頭位置を示すための第２の識
   別コードとを少なくとも具えて、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
   記第１および第２の識別コードの認識に基づいて第１の
   端末データの該フレーム信号への付加、若しくは同フレ
   ーム信号からの対応する第２の端末への出力データの抽
   出を行なう ことを特徴とする直列制御装置。
2. （２）前記フレーム信号は、前記メインコントローラか
   らの出力時、第１の識別コード、第２の識別コード、お
   よび第２の端末への出力データ列、の順にフレーム構成
   される 請求項（１）記載の直列制御装置。
3. （３）前記ノードコントローラは、入力されるフレーム
   信号の、前記第１の識別コードの直後に管理対象となる
   第１の端末データを付加し、前記第２の識別コードの直
   後の第２の端末用出力データを管理対象となる第２の端
   末への出力データとして抽出する 請求項（２）記載の直列制御装置。
4. （４）前記ノードコントローラは、入力されるフレーム
   信号の、前記第２の識別コードの直前に管理対象となる
   第１の端末データを付加し、同第２の識別コードの直後
   の第２の端末用出力データを管理対象となる第２の端末
   への出力データとして抽出する 請求項（２）記載の直列制御装置。
5. （５）前記メインコントローラは、前記フレーム信号の
   １フレーム中に、前記第２の端末用出力データ列の終端
   位置を示すための第３の識別コードを更に具えて、これ
   を送出し、 前記ノードコントローラは、フレーム信号に含まれる前
   記第１乃至第３の識別コードのうちの少なくとも２つの
   コードの認識に基づいて第１の端末データの該フレーム
   信号への付加、若しくは同フレーム信号からの対応する
   第２の端末への出力データの抽出を行なう 請求項（２）記載の直列制御装置。
6. （６）前記ノードコントローラは、入力されるフレーム
   信号の、前記第２の識別コードの直前に管理対象となる
   第１の端末データを付加し、前記第３の識別コードの直
   前の第２の端末用出力データを管理対象となる第２の端
   末への出力データとして抽出する 請求項（５）記載の直列制御装置。
7. （７）前記ノードコントローラは、入力されるフレーム
   信号の、前記第１の識別コードの直後に管理対象となる
   第１の端末データを付加し、前記第３の識別コードの直
   前の第２の端末用出力データを管理対象となる第２の端
   末への出力データとして抽出する 請求項（５）記載の直列制御装置。
8. （８）前記ノードコントローラは、 各々管理する第１および第２の端末に関し て、 ｛ｉ：第１の端末の数 ｊ：第１の端末１個当りについてのデータビビット数 ｋ：第２の端末の数 ｊ：第２の端末１個当りについてのデータビビット数｝ であって、（ｉ×ｊ）−（ｋ×ｌ）≧０とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
   １のシフト手段と、 入力フレーム信号を（ｉ×ｊ−ｋ×ｌ）ビットだけシフ
   トする第２のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
   第１の検出手段と、 前記第１のシフト手段によるシフト信号から前記第２の
   識別コードを検出する第２の検出手段と、 前記第１の検出手段による検出出力を（ｉ×ｊ）ビット
   分だけ遅延出力する遅延手段と、を少なくとも具え、前
   記フレーム信号の入口に基づきその第１の識別コードを
   、前記第１の検出手段の検出出力に基づき管理対象とな
   る第１の端末に関しての全データを、前記遅延手段の遅
   延出力に基づき前記第１のシフト手段によるシフト信号
   を、前記第２の検出手段の検出出力に基づき前記第２の
   シフト手段によるシフト信号を、それぞれ次段ノードコ
   ントローラへの入力フレーム信号として選択出力する 請求項（３）記載の直列制御装置。
9. （９）前記ノードコントローラは、 前記第１および第２の端末に関して、 （ｉ×ｊ）−（ｋ×ｌ）＜０ であるとき、 （ｉ×ｊ）−（ｋ×ｌ）＋α＝０ とするαビット分だけ、前記第１および第２のシフト手
   段に入力されるフレーム信号を見かけ上進めるオフセッ
   ト手段を更に具える 請求項（８）記載の直列制御装置。
10. （１０）前記ノードコントローラは、 各々管理する第１および第２の端末に関して、｛ｉ：第
    １の端末の数 ｊ：第１の端末１個当りについてのデータビット数 ｋ：第２の端末の数 ｊ：第２の端末１個当りについてのデータビット数｝ とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
    １のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
    第１の検出手段と、 この第１の検出手段による検出出力を（ｉ×ｊ）ビット
    分だけ遅延出力する第１の遅延手段と、 前記第１のシフト手段によるシフト信号から前記第２の
    識別コードを検出する第２の検出手段と、 この第２の検出手段による検出出力を（ｋ×ｌ）ビット
    分だけ遅延出力する第２の遅延出力と、 前記フレーム信号の入力に基づきその第１の識別コード
    を、前記第１の検出手段の検出信号出力タイミングから
    前記第１の遅延手段の遅延信号出力タイミングまで管理
    対象となる第１の端末に関しての全データを、同第１の
    遅延手段の遅延信号出力タイミング以降は前記第１のシ
    フト手段によるシフト信号をそれぞれ選択出力する第１
    の選択手段と、 この第１の選択手段による選択信号を（ｋ×ｌ）ビット
    分だけシフトする第２のシフト手段と、 初期状態においてこの第２のシフト手段によるシフト信
    号を選択出力し、前記第２の遅延手段の遅延出力に基づ
    き前記第１の選択手段による選択信号を選択出力する第
    ２の選択手段と、 を少なくとも具え、前記第２の選択手段による選択信号
    をそれぞれ次段ノードコントローラへの入力フレーム信
    号として出力する 請求項（３）記載の直列制御装置。
11. （１１）前記ノードコントローラは、 各々管理する第１の端末に関して、 ｛ｉ：第１の端末の数 ｊ：第１の端末１個当りについてのデータビット数｝ とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトするシ
    フト手段と、 入力フレーム信号から前記第１の識別コードを検出する
    検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
    遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
    の第１の識別コードを、前記検出手段の検出出力に基づ
    き管理対象となる第１の端末に関しての全データを、前
    記遅延手段の遅延出力に基づき前記シフト手段によるシ
    フト信号を、それぞれ次段ノードコントローラへの入力
    フレーム信号として選択出力する 請求項（３）または（７）記載の直列制御装置。
12. （１２）前記ノードコントローラは、 各々管理する第２の端末に関して、 ｛ｋ：第２の端末の数 ｌ：第２の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ｋ×ｌ）ビットだけシフトするシ
    フト手段と、 入力フレーム信号から前記第２の識別コードを検出する
    検出手段と、 この検出手段による検出出力を（ｋ×ｌ）ビット分だけ
    遅延出力する遅延手段と を少なくとも具え、前記フレーム信号の入力に基づき前
    記シフト手段によるシフト信号を、前記遅延手段の遅延
    出力に基づき入力フレーム信号を、それぞれ次段ノード
    コントローラへの入力フレーム信号として選択出力する 請求項（３）または（４）記載の直列制御装置。
13. （１３）前記ノードコントローラは、 各々管理する第１の端末に関して、 ｛ｉ：第１の端末の数 ｊ：第１の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を前記第２の識別コードのビット数分
    だけシフトする第１のシフト手段と、 この第１のシフト手段によるシフト信号を更に（ｉ×ｊ
    ）ビットだけシフトする第２のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
    検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
    遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
    記第１のシフト手段によるシフト信号を、前記検出手段
    の検出出力に基づき管理対象となる第１の端末に関して
    の全データを、前記遅延手段の遅延出力に基づき前記第
    ２のシフト手段によるシフト信号を、それぞれ次段ノー
    ドコントローラへの入力フレーム信号として選択出力す
    る 請求項（４）または（６）記載の直列制御装置。
14. （１４）前記ノードコントローラは、 各々管理する第２の端末に関して、 ｛ｋ：第２の端末の数 ｌ：第２の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を前記第３の識別コードのビット数分
    だけシフトする第１のシフト手段と、 この第１のシフト手段によるシフト信号を更に（ｋ×ｌ
    ）ビットだけシフトする第２のシフト手段と、 入力フレーム信号から前記第３の識別コードを検出する
    検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
    記第２のシフト手段によるシフト信号を、前記検出手段
    の検出出力に基づき前記第１のシフト手段によるシフト
    信号を、それぞれ次段ノードコントローラへの入力フレ
    ーム信号として選択出力する 請求項（６）または（７）記載の直列制御装置。
15. （１５）前記ノードコントローラは、第１および第２の
    端末を管理対象とする第１種のノードコントローラと、
    第１の端末のみを管理対象とする第２種のノードコント
    ローラと、第２の端末のみを管理対象とする第３種のノ
    ードコントローラと、の３種のノードコントローラから
    なり、このうちの少なくとも２種のノードコントローラ
    が前記メインコントローラに対して環状に直列接続され
    る 請求項（３）または（４）または（６）または（７）記
    載の直列制御装置。 前記第１種のノートコントローブは、各々
16. （１６）管理する第１および第２の端末に関して、｛ｉ
    ：第１の端末の数 ｊ：第１の端末１個当りについてのデータビット数 ｋ：第２の端末の数 ｌ：第２の端末１個当りについてのデータビット数｝ であって、（ｉ×ｊ）−（ｋ×ｌ）≧０とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
    １のシフト手段と、 入力フレーム信号を（ｉ×ｊ−ｋ×ｌ）ビットだけシフ
    トする第２のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
    第１の検出手段と、 前記第１のシフト手段によるシフト信号から前記第２の
    識別コードを検出する第２の検出手段と、 前記第１の検出手段による検出出力を（ｉ×ｊ）ビット
    分だけ遅延出力する第１の遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
    の第１の識別コードを、前記第１の検出手段の検出出力
    に基づき管理対象となる第１の端末に関しての全データ
    を、前記遅延手段の遅延出力に基づき前記第１のシフト
    手段によるシフト信号を、前記第２の検出手段の検出出
    力に基づき前記第２のシフト手段によるシフト信号を、
    それぞれ次段ノードコントローラへの入力信号として選
    択出力し、前記第２種のノードコントローラは、 各々管理する第１の端末に関して、 ｛ａ：第１の端末の数 ｂ：第１の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ａ×ｂ）ビットだけシフトする第
    ３のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
    第３の検出手段と、 この第３の検出手段による検出出力を（ａ×ｂ）ビット
    分だけ遅延出力する第２の遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
    の第１の識別コードを、前記第３の検出手段の検出出力
    に基づき管理対象となる第１の端末に関しての全データ
    を、前記第２の遅延手段の遅延出力に基づき前記第３の
    シフト手段によるシフト信号を、それぞれ次段ノードコ
    ントローラへの入力フレーム信号として選択出力し、 前記第３種のノードコントローラは、 各々管理する第２の端末に関して、 ｛ｃ：第２の端末の数 ｄ：第２の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ｃ×ｄ）ビットだけシフトする第
    ４のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
    第４の検出手段と、 この第４の検出手段による検出出力を（ｃ×ｄ）ビット
    分だけ遅延出力する第３の遅延手段と を少なくとも具え、前記フレーム信号の入力に基づき前
    記第４のシフト手段によるシフト信号を、前記第３の遅
    延手段の遅延出力に基づき入力フレーム信号を、それぞ
    れ次段ノードコントローラへの入力フレーム信号として
    選択出力する 請求項（１５）記載の直列制御装置。
17. （１７）前記第１種のノードコントローラは、前記第１
    および第２の端末に関して、 （ｉ×ｊ）−（ｋ×ｌ）＜０ であるとき、 （ｉ×ｊ）−（ｋ×ｌ）＋α＝０ とするαビット分だけ、前記第１および第２のシフト手
    段に入力されるフレーム信号を見かけ上進めるオフセッ
    ト手段を更に具える 請求項（１６）記載の直列制御装置。
18. （１８）前記第１種のノードコントローラは、各々管理
    する第１および第２の端末に関して、｛ｉ：第１の端末
    の数 ｊ：第１の端末１個当りについてのデータ ビット数 ｋ：第２の端末の数 ｌ：第２の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
    １のシフト手段と、 入力フレーム信号から前記第１の識別コードを検出する
    第１の検出手段と、 この第１の検出手段による検出出力を（ｉ×ｊ）ビット
    分だけ遅延出力する第１の遅延手段前記第１のシフト手
    段によるシフト信号から前記第２の識別コードを検出す
    る第２の検出手段と、 この第２の検出手段による検出出力を（ｋ×ｌ）ビット
    分だけ遅延出力する第２の遅延手段と、 前記フレーム信号の入力に基づきその第１の識別コード
    を、前記第１の検出手段の検出信号出力タイミングから
    前記第１の遅延手段の遅延信号出力タイミングまで、管
    理対象となる第１の端末に関しての全データを、同第１
    の遅延手段の遅延信号出力タイミング以降は前記第１の
    シフト手段によるシフト信号をそれぞれ選択出力する第
    １の選択手段と、 この第１の選択手段による選択信号を（ｋ×ｌ）ビット
    分だけシフトする第２のシフト手段と、 初期状態においてこの第２のシフト手段によるシフト信
    号を選択出力し、前記第２の遅延手段の遅延出力に基づ
    き前記第１の選択手段による選択信号を選択出力する第
    ２の選択手段と、を少なくとも具え、前記第２の選択手
    段による選択信号をそれぞれ次段ノードコントローラへ
    の入力フレーム信号として出力し、 前記第２種のノードコントローラは、 各々管理する第１の端末に関して、 ｛ａ：第１の端末の数 ｂ：第１の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ａ×ｂ）ビットだけシフトする第
    ３のシフト手段と、　 入力フレーム信号から前記第１の識別コードを検出する
    第３の検出手段と、 この検出手段による検出出力を（ａ×ｂ）ビット分だけ
    遅延出力する第３の遅延手段と、を少なくとも具え、前
    記フレーム信号の入力に基づきその第１の識別コードを
    、前記第３の検出手段の検出出力に基づき管理対象とな
    る第１の端末に間しての全データを、前記第３の遅延手
    段の遅延出力に基づき前記第３のシフト手段によるシフ
    ト信号を、それぞれ次段ノードコントローラへの入力フ
    レーム信号として選択出力し、 前記第３種のノードコントローラは、 各々管理する第２の端末に関して、 ｛ｃ：第２の端末の数 ｄ：第２の端末１個当りについてのデータ ビット数｝ とするとき、 入力フレーム信号を（ｃ×ｄ）ビットだけシフトする第
    ４のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
    第４の検出手段と、 この第４の検出手段による検出出力を（ｃ×ｄ）ビット
    分だけ遅延出力する第４の遅延手段と を少なくとも具え、前記フレーム信号の入力に基づき前
    記第４のシフト手段によるシフト信号を、前記第４の遅
    延手段の遅延出力に基づき入力フレーム信号を、それぞ
    れ次段ノードコントローラへの入力フレーム信号として
    選択出力する 請求項（１５）記載の直列制御装置。
19. （１９）前記フレーム信号は、前記メインコントローラ
    からの出力時、第２の識別コード、第２の端末用出力デ
    ータ列、および第１の識別コードの順にフレーム構成さ
    れる 請求項（１）記載の直列制御装置。
20. （２０）前記ノードコントローラは、入力されるフレー
    ム信号の、前記第２の識別コードの直後の第２の端末用
    出力データを管理対象となる第２の端末への出力データ
    として抽出し、前記第１の識別コードの直後に管理対象
    となる第１の端末データを付加する 請求項（１９）記載の直列制御装置。
21. （２１）前記ノードコントローラは、入力されるフレー
    ム信号の、前記第１の識別コードの直前の第２の端末用
    出力データを管理対象となる第２の端末への出力データ
    として抽出し、同第１の識別コードの直後に管理対象と
    なる第１の端末データを付加する 請求項（１９）記載の直列制御装置。
22. （２２）前記メインコントローラは、前記フレーム信号
    の１フレーム中に、前記第１の端末データ列の終端位置
    を示すための第３の識別コードを更に具えて、これを送
    出し、 前記ノードコントローラは、フレーム信号に含まれる前
    記第１乃至第３の識別コードのうちの少なくとも２つの
    コードの認識に基づいて第１の端末データの該フレーム
    信号への付加、若しくは同フレーム信号からの対応する
    第２の端末への出力データの抽出を行なう 請求項（１９）記載の直列制御装置。
23. （２３）前記ノードコントローラは、入力されるフレー
    ム信号の、前記第１の識別コードの直前の第２の端末用
    出力データを管理対象となる第２の端末への出力データ
    として抽出し、前記第３の識別コードの直前に管理対象
    となる第１の端末データを付加する 請求項（２２）記載の直列制御装置。
24. （２４）前記ノードコントローラは、入力されるフレー
    ム信号の、前記第２の識別コードの直後の第２の端末用
    出力データを管理対象となる第２の端末への出力データ
    として抽出し、前記第３の識別コードの直前に管理対象
    となる第１の端末データを付加する 請求項（２２）記載の直列制御装置。
25. （２５）データ入力対象となる端末の多数と１つの制御
    手段との間で信号の授受を実行するに、前記端末に対応
    して、その１乃至複数をそれぞれ管理単位とした端末か
    らの出力データの受入を直接的に実行する第１〜第ｎの
    複数のノードコントローラを設け、また前記制御手段に
    対応して、前記端末を統括管理するメインコントローラ
    を設けて、これらメインコントローラと第１〜第ｎのノ
    ードコントローラとを各々信号線を介して環状に直列接
    続するとともに、メインコントローラから発するフレー
    ム信号の第１〜第ｎのノードコントローラへの順次の伝
    播に伴なって、ノードコントローラに受入される端末デ
    ータの該フレーム信号への取り込みを行なう直列制御方
    法であって、 前記メインコントローラは、前記フレーム信号の１フレ
    ーム中に、前記端末データの先頭位置を示すための第１
    の識別コードを少なくとも具えて、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
    記第１の識別コードの認識に基づいて端末データの該フ
    レーム信号への付加を行なう ことを特徴とする直列制御装置。
26. （２６）前記ノードコントローラは、 各々管理する端末に関して、 ｛ｉ：端末の数 ｊ：端末１個当りについてのデータビット 数｝ とするとき、 入力フレーム信号を（ｉ×ｊ）ビットだけシフトするシ
    フト手段と、 入力フレーム信号から前記第１の識別コードを検出する
    検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
    遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
    の第１の識別コードを、前記検出手段の検出出力に基づ
    き管理対象となる端末に関しての全データを、前記遅延
    手段の遅延出力に基づき前記シフト手段によるシフト信
    号を、それぞれ次段ノードコントローラへの入力フレー
    ム信号として選択出力する 請求項（２５）記載の直列制御装置。
27. （２７）前記メインコントローラは、前記フレーム信号
    の１フレーム中に、端末データ列の終端位置を示すため
    の第２の識別コードを更に具えて、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
    記第１および第２の識別コードのうちの少なくとも一方
    の認識に基づいて端末データの該フレーム信号への付加
    を行なう 請求項（２５）記載の直列制御装置。
28. （２８）前記ノードコントローラは、 各々管理する端末に関して、 ｛ｉ：端末の数 ｊ：端末１個当りについてのデータビット 数｝ とするとき、 入力フレーム信号を前記第２の識別コードのビット数分
    だけシフトする第１のシフト手段と、 この第１のシフト手段によるシフト信号を更に（ｉ×ｊ
    ）ビットだけシフトする第２のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
    検出手段と、 この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
    遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
    記第１のシフト手段によるシフト信号を、前記検出手段
    の検出出力に基づき管理対象となる端末に関しての全デ
    ータを、前記遅延手段の遅延出力に基づき前記第２のシ
    フト手段によるシフト信号を、それぞれ次段ノードコン
    トローラへの入力フレームとして選択出力する 請求項（２７）記載の直列制御装置。
29. （２９）データ出力対象となる端末の多数と１つの制御
    手段との間で信号の授受を実行するに、前記端末に対応
    して、その１乃至複数をそれぞれ管理単位とした端末へ
    のデータ出力を直接的に実行する第１〜第ｎの複数のノ
    ードコントローラを設け、また前記制御手段に対応して
    、前記端末を統括管理するメインコントローラを設けて
    、れらメインコントローラと第１〜第ｎのノードコード
    コントローラとを各々信号線を介して直列接続するとと
    もに、メインコントローラから発生するフレーム信号の
    第１〜第ｎのノードコントローラへの順次の伝播に伴な
    って、メインコントローラを通じて該フレーム信号に予
    め割り付けられた端末への出力データの各対応するノー
    ドコントローラへの振り分けを行なう直列制御装置であ
    つて、 前記メインコントローラは、前記フレーム信号の１フレ
    ーム中に、前記端末への出力データに関してその先頭位
    置を示すための第１の識別コードを少なくとも具えて、
    これを送出し、前記ノードコントローラは、フレーム信
    号に含まれる前記第１の識別コードの認識に基づいて該
    フレーム信号からの対応する端末への出力データの抽出
    を行なう ことを特徴とする直列制御装置。
30. （３０）前記ノードコントローラは、 各々管理する端末に関して、 ｛ｋ：端末の数 ｌ：端末１個当りについてのデータビット 数｝ とするとき、 入力フレーム信号を（ｋ×ｌ）ビットだけシフトするシ
    フト手段と、 入力フレーム信号から前記第１の識別コードを検出する
    検出手段と、 この検出手段による検出出力を（ｋ×ｌ）ビット分だけ
    遅延出力する遅延手段と を少なくとも具え、前記フレーム信号の入力に基づき前
    記シフト手段によるシフト信号を、前記遅延手段の遅延
    出力に基づき入力フレーム信号を、それぞれ次段ノード
    コントローラへの入力フレーム信号として選択出力する 請求項（２９）記載の直列制御装置。
31. （３１）前記メインコントローラは、前記フレーム信号
    の１フレーム中に、前記端末用出力データ列の終端位置
    を示すための第２の識別コードを更に具え、これを送出
    し、 前記ノードコントローラは、フレーム信号に含まれる前
    記第１および第２の識別コードのうちの少なくとも一方
    の認識に基づいて該フレーム信号からの対応する端末へ
    の出力データの抽出を行なう 請求項（２９）記載の直列制御装置。
32. （３２）前記ノードコントローラは、 各々管理する端末に関して、 ｛ｋ：端末の数 Ｊ：端末１個当りについてのデータビット 数｝ とするとき、 入力フレーム信号を前記第２の識別コードのビット数分
    だけシフトする第１のシフト手段と、 この第１のシフト手段によるシフト信号を更に（ｋ×Ｊ
    ）ビットだけシフトする第２のシフト手段と、 入力フレーム信号から前記第２の識別コードを検出する
    検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
    記第２のシフト手段によるシフト信号を、前記検出手段
    の検出出力に基づき前記第１のシフト手段によるシフト
    信号を、それぞれ次段ノードコントローラへのフレーム
    信号として選択出力する 請求項（３１）記載の直列制御装置。
33. （３３）前記メインコントローラと前記第１〜第ｎのノ
    ードコントローラは、環状に直列接続される 請求項（２９）または（３０）または（３１）または（
    ３２）記載の直列制御装置。
34. （３４）前記メインコントローラと前記第１〜第ｎのノ
    ードコントローラとは、メインコントローラを先頭とし
    て第１〜第ｎのノードコントローラがこれにデジ−チェ
    ーン状に直列接続される 請求項（２９）または（３０）または（３１）または（
    ３２）記載の直列制御装置。