JPH01290347A

JPH01290347A - 非同期データの入出力制御方式

Info

Publication number: JPH01290347A
Application number: JP63120287A
Authority: JP
Inventors: Hiroaki Sasano; 笹野　浩昭; Masanori Otsuka; 正則大塚; Keizou Kanaguri; 金栗　圭三
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-17
Filing date: 1988-05-17
Publication date: 1989-11-22
Anticipated expiration: 2011-01-31
Also published as: JPH0810878B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例 ■、実施例と第１図との対応関係 ■、実施例の構成 ■、実施例の動作 ■、実施例のまとめ ■１発明の変形態様発明の効果〔概　要〕読み込んだ受信データ等を非同期で読み出す場合に、受
信データの格納タイミングに制限を加えるようにした非
同期データの入出力制御方式に関し、読み出したデータの信転性を上げることを目的とし、ロード信号に同期して入力データを取り込むと共に、取
り込んだデータをリセット信号に同期してリセットする
データ格納手段と、データ格納手段へのロード信号の供
給を制限する制限手段と、データ格納手段からのデータ
の読出し状態を検出し、読出し未終了のデータが存在す
るときに制限指示を制限手段に供給する状態検出手段と
、データ格納手段にリセット信号が供給されたときに、
伸長指示を制限手段に供給する伸長手段とを備え、制限
信号及び伸長信号が制限手段に供給されたときに、デー
タ格納手段へのロード信号の供給を制限するように構成
する。

〔産業上の利用分野〕

本発明は、非同期データの入出力制御方式に関し、特に
、読み込んだ受信データ等を非同期で読み出す場合に、
受信データの格納タイミングに制限を加えるようにした
非同期データの入出力制御方式に関するものである。

例えば、受信データの一例として、建物に設置された警
報器等の監視装置から送られてくる管理情報等があげら
れる。

最近の学校、官公庁あるいは会社等においては、深夜や
休日の建物の管理を警備会社に依願する場合があり、警
備会社では、各建物に設置した各種の監視装置から送ら
れてくる情報を収集する。

この送られてきた情報は、コンピュータ等のデータ処理
装置で収集し、異常が発生したときに警備員にブザー、
警報ランプ等で通知する。

〔従来の技術〕

第４図に、非同期データの入出力制御方式の従来例を示
す。

図において、監視装置（図示せず）とこの監視装置から
送られてくるデータを収集するためのＣＰＵ４５１は、
モデム４４１及び入出力インタフェース４０１を介して
接続されている。モデム４４１は、監視装置から送られ
てくるデータを復調し、例えば６ビツトのパラレルデー
タに変換して入出力インタフェース４０１に供給する。

入出力インクフェース４０１は、モデム４４１から供給
された６ビツトのパラレルデータをＣＰＵ４５１に受は
渡すための制御を行なう。

入出力インタフェース４０１は、データを保持する６ビ
ツトのレジスタ４１１と、このレジスタ４１１に読出し
未終了のデータが格納されているか否かの情報を格納す
るレジスタ４１３と、レジスタ４１１に格納されている
６ビツトデータの中の１ビツトを選択して出力するセレ
クタ４２１と、ＣＰＵ４５１から供給されるセレクト信
号に応じてレジスタ４１１にリセット信号を供給する微
分回路４３１とを備えている。

レジスタ４１１は、パラレルロード信号に同期して、モ
デム４４１から送られてくる６ビツトデータを取り込む
。このとき、レジスタ４１１にデータを取り込んだこと
を表す情報（例えばデーラダ′１°゛）がレジスタ４１
３に格納される。通常（ＣＰＵ４５１へのデータ読込み
時以外）、セレクタ４２１はレジスタ４１３に格納され
たデータを選択してＣＰＵ４５１に供給する状態にあり
、ＣＰＵ４５１はレジスタ４１３にデータ″“１　＋ｔ
がセットされると、レジスタ４１１に格納されたパラレ
ルデータの読込みを開始する。

先ず、セレクタ４２１は、レジスタ４１１に格納された
第０ビツトから第５ビツトまでのデータの中の第Ｏビッ
トを読み出すためのセレクト信号をセレクタ４２１に供
給する。このセレクト信号が供給されるとセレクタ４２
１は、レジスタ４１１の第Ｏビットを選択して出力し、
ＣＰＵ４５１はこのデータを取り込む。

また、ＣＰＵ４５１から出力されたセレクト信号は微分
回路４３１にも供給され、微分回路４３１ではこのセレ
クト信号を所定時間（ＣＰＵ４５１によるデータの読込
みが終了するまでの時間）遅延して、リセット信号とし
てレジスタ４１】に供給する。このリセット信号が供給
されると、レジスタ４１１の第０ビツトはリセットされ
る。

同様にして、レジスタ４１１の第１ビツト以降のデータ
を読み出すためのセレクト信号をＣＰＵ４５１から出力
し、ＣＰＵ４５１によるデータの読込み及びレジスタ４
１１のリセットが行なわれる。

（発明が解決しようとする課題〕ところで、上述した従来方式にあっては、パラレルロー
ド信号に同期したレジスタ４１１へのデータの読込みと
、ＣＰＵ４５１からのセレクト信号の出力とは非同期で
行なわれるため、読み出したデータの信頼性が低いとい
う問題点があった。

第５図に、従来例の動作タイミングを示す。（イ）に示
すように、例えばレジスタ４１１の第２ビツトデータを
ＣＰＵ４５１に取り込んだときにレジ、２．夕４１１に
パラレルロード信号が供給されると、その時点でレジス
タ４１１に保持されたデータが書き換えられてしまう。

従って、ＣＰＵ４５１が読み出した６ビツトデークの第
２ビツトまでと第３ビツト以降とは別なデータとなって
しまう。

また、（ロ）に示すように、レジスタ４１１ヘパラレル
ロード信号と微分回路４３１からのリセット信号との供
給がほぼ同時に行なわれた場合に、レジスタ４１１に格
納されるデータは保障されない状態になる。

本発明は、このような点にかんがみて創作されたもので
あり、読み出したデータの信頼性を上げるようにした非
同期データの人出力制御方式を徒供することを目的とし
ている。

〔課題を解決するための手段］第１図は、本発明の非同期データの入出力制？１１１方
式の原理ブロック図である。

図において、データ格納手段１１１は、ロード信号に同
期して入力データを取り込むと共に、取り込んだデータ
をリセット信号に同期してリセットする。

制限手段１２１は、データ格納手段１１１へのロード信
号の供給を制限する。

状態検出手段１３１は、データ格納手段１１１からのデ
ータの読出し状態を検出し、読出し未終了のデータが存
在するときに制限指示を制限手段１２１に供給する。

伸長手段１４１は、データ格納手段１１１にリセット信
号が供給されたときに、伸長指示を制限手段１２１に供
給する。

全体として、状態検出手段１３１からの制限信号及び伸
長手段１４１からの伸長信号が制限手段１２１に供給さ
れたときに、データ格納手段１１１へのロード信号の供
給を制限するように構成されている。

〔作　用〕

データ格納手段１１１はロード信号に同期してデータを
取り込み、状態検出手段１３１はデータ格納手段１１１
に取り込んだデータの状態を検出する。読出し未終了の
データがデータ格納手段１１１に存在するときに状態検
出手段１３１は制限指示を出力する。

また、データ格納手段１１１はロード信号に非同期のリ
セット信号に同期して、取り込んだデータのリセットを
行なう。このリセット信号は伸長手段１４】にも供給さ
れ、伸長手段１４１はリセット信号の供給に応じて伸長
信号を出力する。

制限手段１２１に状態検出手段１３１からの制限信号及
び伸長手段１４１からの伸長信号が供給されると、制限
手段１２１はデータ格納手段１１１へのロード信号の供
給を制限する。

本発明にあっては、制限手段１２１によってデータ格納
手段１１１へのロード信号の供給を制限することにより
、データ格納手段１１１からデータを読み出す以前に次
のデータを取り込むことがなくなり、また、データ格納
手段１１１へのリセット信号とロード信号との供給タイ
ミングをずらすことができるので、読み出したデータの
信頬性を上げることができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の非同期データの入出力制御方式を適
用した一実施例の構成を示す。

■、−１と・　１゛との・心　、ここで、本発明の実施例と第１図との対応関係を示して
おく。

データ格納手段１１１は、レジスタ２１０に相当する。

制限手段】２１は、マスク回路２２１．ＪＫ型フリップ
フロップ（ＪＫ−ＦＦ）２５３に相当する。

状態検出手段１３１は、レジスタ２３０．ノアゲート２
３３に相当する。

伸長手段１４１は、伸長回路２４１．アンドゲート２５
５に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

−Ｌ−ス淘」Ｕ列ｌ炭第２図において、本発明を適用した入出力インタフェー
スは、受信した６ビツトのパラレルデータを格納するレ
ジスタ２１０と、レジスタ２１０のデータ格納状態に関
する情報を格納するレジスタ２３０と、レジスタ２１０
に格納されたパラレルデータの中から１ビツトを選択し
て出力するセレクタ２６３と、レジスタ２１０にデータ
を読み込むためのパラレルロード信号に制限を加えるた
めのマスク回路２２１と、レジスタ２１０におけるデー
タの読込み動作とリセット動作とのタイミングをずらす
ための伸長回路２４１と、入力信号を遅延して出力する
６つの微分回路２７１゜−Ｊ２７１、と、２つのアンド
ゲート２５５，２５７と、ノアゲート２３３．Ｄ型フリ
ップフロップ（Ｄ−ＦＦ）２５１．ＪＫ−ＦＦ２５３．
　　インバータ２６１とを備えている。

マスク回路２２１は、２つのアンドゲート２２３．２２
５で構成されている。伸長回路２４１は、２つのＤ−Ｆ
Ｆ２４３，２４５で構成されている。

レジスタ２１０は、６つのＤ−ＦＦ２１１゜〜２１１５
で構成されている。Ｄ−ＦＦ２３１は、６つのＤ−ＦＦ
２３１゜〜２３１．で構成されている。また、微分回路
２７１゜（他の微分回路２７１も同様）は、Ｄ−ＦＦ２
７３゜及びオアゲート２７５゜で構成されている。

Ｄ−ＦＦ２５１の入力端子りにはパラレルロード信号が
供給される。Ｄ−ＦＦ２５１の出力端子Ｑはアンドゲー
ト（３人力）２２３の入力端に接続されており、反転出
力端子ｄはアンドゲート（３人力）２２５の入力端に接
続されている。

アンドゲート２２３の出力端はＪＫ−ＦＦ２５３の入力
端子Ｊに接続されており、アンドゲート２２５の出力端
はＪＫ−ＦＦ２５３の入力端子Ｋに接続されている。Ｊ
Ｋ−ＦＦ２５３の出力端子Ｑは、レジスタ２１０内の各
Ｄ−ＦＦ２１１及びレジスタ２３０内の各Ｄ−ＦＦ２３
１のそれぞれのクロック端子に接続されている。

従って、Ｄ−ＦＦ２５１に入力されたパラレルロード信
号は、マスク回路２２１．ＪＫ−ＦＦ２５３を介してレ
ジスタ２１０及びレジスタ２３０に供給されることにな
る。

Ｄ−ＦＦ２３１の各出力端子Ｑは、ノアゲート２３３の
６つの入力端にそれぞれ接続されている。

ノアゲート２３３の出力端は、アンドゲート２２３．２
２５の各入力端及びインバータ２６１を介してセレクタ
２６３の第６入力端に接続されている。

また、アンドゲート２５７の６つの入力端には、レジス
タ２１０内の６つのＤ−ＦＦ２１１を指定するためのセ
レクト信号がデータの読込みを行なうＣＰＵ　（図示せ
ず）から入力される。アントゲ−）２５７の出力端は、
アンドゲート（３人力）２５５の入力端及びＤ−ＦＦ２
４３の入力端子りに接続されている。Ｄ−ＦＦ２４３の
出力端子Ｑはアンドゲート２５５の入力端及びＤ−ＦＦ
２４５の入力端子りに接続されており、Ｄ−ＦＦ２４５
の出力端子Ｑはアンドゲート２５５の入力端に接続され
ている。アンドゲート２５５の出力端はアンドゲート２
２３及びアンドゲート２２５の各入力端に接続されてい
る。

また、上述したセレクト信号の中で、Ｄ−ＦＦ２１１゜
及びＤ−ＦＦ２３１゜を指定するための第０セレクト信
号（他のセレクト信号も順に第１セレクト信号、第２セ
レクト信号、・・・と称する）は、微分回路２７１゜内
のＤ−ＦＦ２７３゜の入力端子り及びオアゲート２７５
゜の一方の入力端に供給されている。Ｄ−ＦＦ２７３゜
の出力端子Ｑはオアゲート２７５゜の他方の入力端に接
続されており、オアゲート２７５゜の出力端は、Ｄ−Ｆ
Ｆ２３１．及びＤ−ＦＦ２１］、ｏの各リセット端子Ｒ
に接続されている。

同様にして、第５セレクト信号までの各セレクト信号が
微分回路２７１ｓまでの各微分回路に供給されており、
これらの微分回路の出力端は、Ｄ−Ｆ　Ｆ　２３１　ｓ
までの各Ｄ−ＦＦ及びＤ−ＦＦ２１１、までの各Ｄ−Ｆ
Ｆのリセット端子Ｒに接続されている。

レジスタ２１０内のＤ−ＦＦ２１１゜の出力端子Ｑは、
セレクタ２６３の第０入力端子に接続されている。同様
にして、Ｄ　　ＦＦ２１１ｓまでの各Ｄ−ＦＦの出力端
子Ｑは、セレクタ２６３の第５入力端子までの各入力端
子に接続されている。

セレクタ２６３には上述したセレクト信号が供給され、
このセレクト信号に応じた選択動作を行なう。例えば、
第０セレクト信号が供給されたときに第０入力端子に入
力されているデータを選択して出力し、第５セレクト信
号が供給されたときに第５入力端子に入力されているデ
ータを選択して出力する。また、セレクト信号が供給さ
れていないときにセレクタ２６３は、第６入力端子に供
給されているデータを選択して出力する。

ＪＫ−ＦＦ２５３およびＤ−ＦＦ２５１，２４３．２４
５，２７３の各クロック端子にはクロック信号が共通に
供給されており、このクロック信号に同期したデータの
取込みを行なう。

尚、第２図に示したパラレルロード信号及びクロック信
号は、入出力インタフェース内で作成された信号であり
、ＣＰＵから出力されるセレクト信号には同期していな
い。

ＬＪＪｉ贋二芳在次に、上述した本発明実施例の動作を説明する。

第３図は、実施例の動作タイミングを示す。図において
、「第１マスク信号」はノアゲート２３３からマスク回
路２２１に供給される信号を、「パラレルロード信号」
はＤ−ＦＦ２５１の入力端子りに供給されるパラレルロ
ード信号を、「出力データ」はレジスタ２１０から出力
される６ビツトのパラレルデータを、「セレクト信号」
はアンドゲート２５７．微分回路２７１及びセレクタ２
６３に供給される第０セレクト信号〜第５セレクト信号
を、「リセット信号」はＤ−ＦＦ２１１及びＤ−ＦＦ２
３１の各リセット端子Ｒに供給される信号を、「第２マ
スク信号」はアンドゲート２５５からマスク回路２２１
に供給される信号をそれぞれ示している。

最初に、パラレルロード信号に同期してレジスタ２１０
にパラレルデータを格納する動作を説明する。

ＣＰＵから供給されるセレクト信号は通常は論理“１パ
の状態にあり、ＣＰＵへのデータ読込み時に論理“０”
の状態になる。従って、アンドゲート２５７からは論理
°“１”が出力され、この出力はアンドゲート２５５の
入力端及び伸長回路２４１を介してアンドゲート２５５
の他の入力端に入力されている。このときアンドゲート
２５５は論理“１゛をアンドゲート２２３及びアンドゲ
ート２５５の各入力端に供給する。

また、レジスタ２１０にデータが格納されていない状態
のときに、レジスタ２３０の各Ｄ−ＦＦ２３１はリセッ
トされた状態にあり、ノアゲート２３３からは論理゛１
”が出力されている。このノアゲート２３３の出力は、
アンドゲート２２３及びアンドゲート２２５の各入力端
に供給される。

以上の状態においてパラレルロード信号がＤ−ＦＦ２５
１に供給されると、Ｄ−ＦＦ２５１の出力端子Ｑからは
論理“１°゛が出力され、この出力“１″はアンドゲー
ト２２３を介してＪ　Ｋ　−Ｆ　Ｆ２５３の入力端子、
Ｊに供給される。また、Ｄ−ＦＦ２５１の反転出力端子
ｄからは論理“Ｏ”が出力され、この出力“′０“はア
ンドゲート２２５を介してＪＫ−ＦＦ２５３の入力端子
Ｋに供給される。このとき、ＪＫ−ＦＦ２５３は、出力
端子Ｑから論理“１”′を出力する。

ＪＫ−ＦＦ２５３の出力端子ＱはＤ−ＦＦ２１１０〜２
１１．及びＤ−ＦＦ２３１゜〜２３１゜の各クロック端
子に接続されているため、ＪＫ−ＦＦ２５３から論理“
１°°が出力されると（出力が立ち上がると）、各Ｄ−
ＦＦにおいてデータの取込み動作が行なわれる。

Ｄ　　ＦＦ２１１ｏ　〜２１　Ｉｓのそれぞれは、入力
端子りに供給されているパラレルデータの各ビットを取
り込む。Ｄ−ＦＦ２３１゜〜２３１．のそれぞれは、入
力端子りに供給されている固定データ１１１１１を取り
込む。

各Ｄ−ＦＦ２３１にデータ“１゛が取り込まれると、ノ
アゲート２３３の各入力端には論理゛１″′が出力され
るため、ノアゲート２３３からマスク回路２２１に論理
゛０°′が出力される。以後、パラレルロード信号が入
力されてもマスク回路２２１によって無効となり、レジ
スタ２１０及びレジスタ２３０には供給されないことに
なる（第３図（イ）参照）。

次に、レジスタ２１０に格納したパラレルデータを読み
出すときの動作を説明する。

上述したように、レジスタ２１０にパラレルデータが格
納されると、ノアゲート２３３からは論理“０”が出力
され、この出力はインバータ２６１を介してセレクタ２
６３の第６入力端子に供給される。従って、セレクタ２
６３からは論理°゛１″”が出力され、外部のＣＰＵは
この出力“１′″に応じてパラレルデータの読出しを開
始する。

先ず、第Ｏセレクト信号の供給が行なわれる。

セレクタ２６３はこの第０セレクト信号が入力されると
、第０入力端子に入力されているＤ−ＦＦ２１１゜の出
力（パラレルデータの第０ビツト）を選択して出力する
。ＣＰＵは、このセレクタ２６３の出力を取り込む。

また、この第Ｏセレクト信号は微分回路２７１゜内のＤ
−Ｆ’Ｆ２７３゜を介してオアゲート２７５゜の一方の
入力端に供給されている。オアゲート２７５゜の他方の
入力端には第Ｏセレクト信号そのものが入力されている
ので、第Ｏセレクト信号のロー状態（論理″°０゛の状
態）が１クロック分以上継続したときにオアゲート２７
５゜から論理“０°°が出力される。

従って、供給された第０セレクト信号は、１クロック分
遅延して微分回路２７１゜から出力され、この微分回路
２７１゜の出力を受けて、Ｄ−ＦＦ２１１゜及びＤ−Ｆ
Ｆ２３１゜のりセットが行なわれる。

また、この第Ｏセレクト信号はアンドゲート２５７に入
力されており、アンドゲート２５７は第０セし・クト信
号（他のセレクト信号も同様）の供給を受けて論理“０
″を出力する。この出力＋１０１１はアンドゲート２５
５の入力端及び伸長回路２４１内のＤ−ＦＦ２４３の入
力端子りに供給される。

Ｄ−ＦＦ２４３に供給された論理“０″は、Ｄ−ＦＦ２
４５を介してアンドゲート２５５の他方の入力端に供給
される。更に、２つのＤ−ＦＦ２４３．２４５の各出力
端子Ｑからの出力はアンドゲート２５５の他の入力端に
供給される。アントゲ−）２５５の１つ以上の入力端に
論理“０°°が入力されると、アンドゲート２５５から
論理“°０″゛が出力される。

アンドゲート２５５の出力端はアンドゲート２２３及び
アンドゲート２２５の各入力端に接続されているので、
アンドゲート２５５から論理“０°。

が出力されると、Ｄ−ＦＦ２５１に供給されたパラレル
ロード信号は無効となる（第３図（ロ）参照）。

尚、供給された第０セレクト信号は、微分回路２７１゜
によって１クロック分遅延したリセット信号となり、伸
長回路２４１によって２クロック分遅延した第２マスク
信号になるため、レジスタ２１０内のＤ−ＦＦ２１１゜
のりセット動作とバラレルロード信号に同期したパラレ
ルデータの読込み動作とのタイミングが一致することは
ない。

以後、同様にして、第５セレクト信号までの各セレクト
信号が供給され、各セレクト信号に応じて各Ｄ−ＦＦ２
１１の読出し、その後のＤ−ＦＦ２１１及びＤ−ＦＦ２
３１のリセットが行なわれる。

Ｄ−ＦＦ２１１゜〜２工１．に格納された全てのデータ
の読出しが終了し、Ｄ−ＦＦ２３１゜〜２３Ｉ、の全て
がリセットされると、ノアゲート２３３からは論理゛１
°゛が出力され、再度パラレルロード信号の受は付けが
有効になる。

ヱー尖庭皿■棗支及このように、パラレルロード信号が供給されると、レジ
スタ２１０にパラレルデータの取込みを行なう。レジス
タ２１０へのデータの格納と同時にレジスタ２３０に固
定データ゛１“を取り込む。

このときのノアゲート２３３の出力“０”°に応して、
マスク回路２２１はパラレルロード信号の供給を無効に
する。

外部のＣＰＵがレジスタ２１０のデータを取り込む場合
、順次セレクト信号をセレクタ２６３に供給して、レジ
スタ２１０に格納したデータの読込みを行なう。

このセレクト信号は各微分回路によって遅延されてリセ
ット信号となる。更にこのリセット信号の供給から１ク
ロック分の間は、マスク回路２２１によってパラレルロ
ード信号が無効になるため、レジスタ２１０のリセット
動作とデータの読込み動作とのタイミングが一致するこ
とはない。

従って、マスク回路２２１によって、レジスタ２１０へ
のパラレルロード信号の供給に制限を加えることにより
、レジスタ２１０から読み出したデータの信卸性を上げ
ることができる。

■、　　　　　［Ｉ　　の　　・　　／丁ピなお、ｒｌ
、実施例と第１図との対応関係Ｊにおいて、本発明と実
施例との対応関係を説明しておいたが、これに限られる
ことはなく、本発明には各種の変形態様があることは当
業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、制限手段によって入
力データを読み込むためのロード信号のデータ格納手段
への供給を制限することにより、読み出したデータの信
頼性を上げることができるので、実用的には極めて有用
である。

【図面の簡単な説明】

第１図は本発明の非同期データの入出力制御方式の原理
ブロック図、第２図は本発明の一実施例の構成図、第３図は実施例の動作タイミング図、第４図は従来例の構成図、第５図は従来例の動作タイミング図である。図において、１１１はデータ格納手段、１２１は制限手段、１３１は状態検出手段、１４１は伸長手段、２１０．２３０はレジスタ、２１１．２３１，２４３，２４５，２５１，２７３はＤ
−ＦＦ。２２１はマスク回路、２２３．２２５，２５５，２５７はアンドゲート、２３
３はノアゲート、２４１は伸長回路、２５３はＪＫ−ＦＦ。２６１はインバータ、２６３はセレクタ、２７１は微分回路、２７５はオアゲートである。本光Ｂ目Ｑ加裡フ゛′Ｄ、７９図第１図ハ０つＬ−Ｘ−二−仲便　　　　−０−一−−−−−−
−−−−−−三−−７−−−−−−−−−−−−−−−
−クロ１．り名号　　　　−−−−ＪＩＪ土且ｍ旧Ｊ’
Ｌ−−−−−（Ｄ）兜下し９１の５力作タイミニク”区ン＼８つしＩＬロー１・・イ；竺；１号（イ）ハ０“フしノＬｃ”Ｊ’佑吃（ロ）１〉１停止國會ｌ竹タイ沈り・・図第５図

Claims

【特許請求の範囲】

（１）ロード信号に同期して入力データを取り込むと共
に、取り込んだデータをリセット信号に同期してリセッ
トするデータ格納手段（１１１）と、前記データ格納手
段（１１１）へのロード信号の供給を制限する制限手段
（１２１）と、前記データ格納手段（１１１）からのデータの読出し状
態を検出し、読出し未終了のデータが存在するときに制
限指示を前記制限手段（１２１）に供給する状態検出手
段（１３１）と、前記データ格納手段（１１１）にリセット信号が供給さ
れたときに、伸長指示を前記制限手段（１２１）に供給
する伸長手段（１４１）と、を備え、前記制限信号及び
前記伸長信号が前記制限手段（１２１）に供給されたと
きに、前記データ格納手段（１１１）へのロード信号の
供給を制限するように構成したことを特徴とする非同期
データの入出力制御方式。