JPH0456592A - 情報収集方式 - Google Patents
情報収集方式Info
- Publication number
- JPH0456592A JPH0456592A JP16701690A JP16701690A JPH0456592A JP H0456592 A JPH0456592 A JP H0456592A JP 16701690 A JP16701690 A JP 16701690A JP 16701690 A JP16701690 A JP 16701690A JP H0456592 A JPH0456592 A JP H0456592A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- information
- output
- cpu
- output port
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＰＵとバスで接続された１個または複数個の
機能ブロックの情報を収集するため情報収集方式に関す
る。
機能ブロックの情報を収集するため情報収集方式に関す
る。
従来、この種の情報収集方式は、次々に発生する事象を
時系列にとらえるため、１回情報を収集した後次に情報
を収集する時迄に新たに発生した事象か否かを区別する
ために情報収集後にその情報をクリアする必要があるが
、一般には事象発生と同時にその事象を示す信号が保持
され、情報を収集するのと同時に信号をクリアする回路
が用いられる。
時系列にとらえるため、１回情報を収集した後次に情報
を収集する時迄に新たに発生した事象か否かを区別する
ために情報収集後にその情報をクリアする必要があるが
、一般には事象発生と同時にその事象を示す信号が保持
され、情報を収集するのと同時に信号をクリアする回路
が用いられる。
第２図は従来の技術による情報収集方式の一例を示すブ
ロック図である。
ロック図である。
例えば事象ａが発生して事象ａ信号７１がアクティブに
なると、フリップフロップ７０がリセツトされてフリッ
プフロップ７０のＱ出カフ２はＬＯＷレベルで保持され
て入力ポート２０に入力される。ＣＰＵが入力ポート２
０を読み出すと、入力ポートリード信号２２によってフ
リップフロップ７０はリセットされてフリップフロップ
７０のＱ出カフ２はＨＩＧＨレベルとなるなめ、情報は
１回の読み出しでクリアされることになる。
なると、フリップフロップ７０がリセツトされてフリッ
プフロップ７０のＱ出カフ２はＬＯＷレベルで保持され
て入力ポート２０に入力される。ＣＰＵが入力ポート２
０を読み出すと、入力ポートリード信号２２によってフ
リップフロップ７０はリセットされてフリップフロップ
７０のＱ出カフ２はＨＩＧＨレベルとなるなめ、情報は
１回の読み出しでクリアされることになる。
情報の信頼性を求められるシステムにおいては、１回の
読み出しでは信頼性が劣るため２度３度読む必要がある
が、上述した従来の情報収集方式は、情報の収集と同時
に信号がクリアされるため、同一の情報を１回しか収集
することができないという欠点がある。
読み出しでは信頼性が劣るため２度３度読む必要がある
が、上述した従来の情報収集方式は、情報の収集と同時
に信号がクリアされるため、同一の情報を１回しか収集
することができないという欠点がある。
本発明の情報収集方式は、或る事象が発生したことを示
す信号をクロックに従って保持する保持回路と、ＣＰＵ
がアクセスすることによって保持するタイミングを決定
する前記クロックを１パルス発生する出力ポートと、前
記保持回路に保持された信号を収集するための入力ポー
トとを備え、前記保持回路では事象が発生しなときはフ
リップフロップにて信号を保持して、前記ＣＰＬＩが前
記出力ポートをアクセスしてクロックパルスが来ると、
この保持した信号を前記フリップフロップからレジスタ
に送信し、前記ＣＰｔＪか前記出力ポートをアクセスし
て次のクロックパルスが来るまで前記レジスタにて信号
を保持しておき、前記ＣＰＵは前記入力ポートを介して
前記レジスタから情報を収集することを特徴とする。
す信号をクロックに従って保持する保持回路と、ＣＰＵ
がアクセスすることによって保持するタイミングを決定
する前記クロックを１パルス発生する出力ポートと、前
記保持回路に保持された信号を収集するための入力ポー
トとを備え、前記保持回路では事象が発生しなときはフ
リップフロップにて信号を保持して、前記ＣＰＬＩが前
記出力ポートをアクセスしてクロックパルスが来ると、
この保持した信号を前記フリップフロップからレジスタ
に送信し、前記ＣＰｔＪか前記出力ポートをアクセスし
て次のクロックパルスが来るまで前記レジスタにて信号
を保持しておき、前記ＣＰＵは前記入力ポートを介して
前記レジスタから情報を収集することを特徴とする。
次に、本発明について第１図を参照して説明する。
第１図は本発明の情報収集方式の一実施例を示すブロッ
ク図である。
ク図である。
例えば事象ａが発生して事象ａ信号４１がアクティブに
なると、フリップフロップ（以下ＦＦ）４０がリセット
されるためＦＦ４０のＱ出力４２はＬＯＷレベルで保持
される。ＣＰＵがアドレスバス１２に出力ポードアドレ
スを出力して出力ポート１０をアクセスすると、出力ポ
ードライド信号１３のパルス分だけクロック１１にパル
スが生じ、レジスタ（以下ＲＥＧ）３０に情報が保持さ
れると同時に、ＦＦ４０のＱ出力４２は事象ａ信号４１
がアクティブであればＬＯＷレベル、事象ａ信号４１か
アクティブでなければＨＩＧＨレベルとなる。ＣＰＵは
入力ポートリード信号２２により入力ポート２０、デー
タバス２１を介してＲＥＧ３０の内容を読み出すことに
よって何回でもこの情報を収集することができる。次に
ＣＰＵが出カポ」゛ト１０をアクセスしてクロック１１
にパルスが生じると、ＦＦ４０，５０．６０及びＲＥＧ
３０は今までの状態の次の状態を保持するなめ新たな情
報が保持されることになる。
なると、フリップフロップ（以下ＦＦ）４０がリセット
されるためＦＦ４０のＱ出力４２はＬＯＷレベルで保持
される。ＣＰＵがアドレスバス１２に出力ポードアドレ
スを出力して出力ポート１０をアクセスすると、出力ポ
ードライド信号１３のパルス分だけクロック１１にパル
スが生じ、レジスタ（以下ＲＥＧ）３０に情報が保持さ
れると同時に、ＦＦ４０のＱ出力４２は事象ａ信号４１
がアクティブであればＬＯＷレベル、事象ａ信号４１か
アクティブでなければＨＩＧＨレベルとなる。ＣＰＵは
入力ポートリード信号２２により入力ポート２０、デー
タバス２１を介してＲＥＧ３０の内容を読み出すことに
よって何回でもこの情報を収集することができる。次に
ＣＰＵが出カポ」゛ト１０をアクセスしてクロック１１
にパルスが生じると、ＦＦ４０，５０．６０及びＲＥＧ
３０は今までの状態の次の状態を保持するなめ新たな情
報が保持されることになる。
なお他の事象ａ、ｎが発生したときも同様の動作となる
。
。
以上説明したように本発明は、或る事象が発生したこと
を、１回情報を収集した後次に情報を収集する迄に新た
に発生した事象が否かを区別でき、しかもＣＰＵは入力
ポートを介してレジスタから同一の情報を何回でも収集
でき、ＣＰＵと各機能ブロックを接続するバスが不安定
な場合でも何回か読み出したデータの多数決で情報を判
断することにより情報収集の信頼性を高めることができ
るという効果がある。
を、１回情報を収集した後次に情報を収集する迄に新た
に発生した事象が否かを区別でき、しかもＣＰＵは入力
ポートを介してレジスタから同一の情報を何回でも収集
でき、ＣＰＵと各機能ブロックを接続するバスが不安定
な場合でも何回か読み出したデータの多数決で情報を判
断することにより情報収集の信頼性を高めることができ
るという効果がある。
第１図は本発明の情報収集方式の一実施例を示すブロッ
ク図、第２図は従来の技術による情報収集方式の一実施
例を示すブロック図である。 １０・・・出力ポート、１１・・・クロック、１２・・
・アドレスバス、１３・・・出力ポードライド信号、２
゜・・・入力ポート、２１・・・データバス、２２・・
・入力ポートリード信号、３０・・・レジスタ（ＲＥＧ
）４０．５０，６０，７０，８０．９０・・・フリップ
フロップ（ＦＦ）−４１，７１・・・事象ａ信号、５１
．８１・・・事象す信号、６１．９１・・・事象ｎ信号
。
ク図、第２図は従来の技術による情報収集方式の一実施
例を示すブロック図である。 １０・・・出力ポート、１１・・・クロック、１２・・
・アドレスバス、１３・・・出力ポードライド信号、２
゜・・・入力ポート、２１・・・データバス、２２・・
・入力ポートリード信号、３０・・・レジスタ（ＲＥＧ
）４０．５０，６０，７０，８０．９０・・・フリップ
フロップ（ＦＦ）−４１，７１・・・事象ａ信号、５１
．８１・・・事象す信号、６１．９１・・・事象ｎ信号
。
Claims (1)
- 或る事象が発生したことを示す信号をクロックに従って
保持する保持回路と、ＣＰＵがアクセスすることによっ
て保持するタイミングを決定する前記クロックを１パル
ス発生する出力ポートと、前記保持回路に保持された信
号を収集するための入力ポートとを備え、前記保持回路
では事象が発生したときはフリップフロップにて信号を
保持して、前記ＣＰＵが前記出力ポートをアクセスして
クロックパルスが来ると、この保持した信号を前記フリ
ップフロップからレジスタに送信し、前記ＣＰＵが前記
出力ポートをアクセスして次のクロックパルスが来るま
で前記レジスタにて信号を保持しておき、前記ＣＰＵは
前記入力ポートを介して前記レジスタから情報を収集す
ることを特徴とする情報収集方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16701690A JPH0456592A (ja) | 1990-06-26 | 1990-06-26 | 情報収集方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16701690A JPH0456592A (ja) | 1990-06-26 | 1990-06-26 | 情報収集方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456592A true JPH0456592A (ja) | 1992-02-24 |
Family
ID=15841826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16701690A Pending JPH0456592A (ja) | 1990-06-26 | 1990-06-26 | 情報収集方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0456592A (ja) |
-
1990
- 1990-06-26 JP JP16701690A patent/JPH0456592A/ja active Pending
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