JPH0810878B2

JPH0810878B2 - 非同期データの入出力制御方式

Info

Publication number: JPH0810878B2
Application number: JP63120287A
Authority: JP
Inventors: 浩昭笹野; 正則大塚; 圭三金栗
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-17
Filing date: 1988-05-17
Publication date: 1996-01-31
Anticipated expiration: 2011-01-31
Also published as: JPH01290347A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段作用実施例 I.実施例と第１図との対応関係 II.実施例の構成 III.実施例の動作 IV.実施例のまとめ V.発明の変形態様発明の効果〔概要〕読み込んだ受信データ等を非同期で読み出す場合に、
受信データの格納タイミングに制限を加えるようにした
非同期データの入出力制御方式に関し、読み出したデータの信頼性を上げることを目的とし、ロード信号に同期して入力データを取り込むと共に、
取り込んだデータをリセット信号に同期してリセットす
るデータ格納手段と、データ格納手段へのロード信号の
供給を制限する制限手段と、データ格納手段からのデー
タの読出し状態を検出し、読出し未終了のデータが存在
するときに制限指示を制限手段に供給する状態検出手段
と、データ格納手段にリセット信号が供給されたとき
に、伸長指示を制限手段に供給する伸長手段とを備え、
制限信号及び伸長信号が制限手段に供給されたときに、
データ格納手段へのロード信号の供給を制限するように
構成する。

〔産業上の利用分野〕

本発明は、非同期データの入出力制御方式に関し、特
に、読み込んだ受信データ等を非同期で読み出す場合
に、受信データの格納タイミングに制限を加えるように
した非同期データの入出力制御方式に関するものであ
る。

例えば、受信データの一例として、建物に設置された
警報器等の監視装置から送られてくる管理情報等があげ
られる。

最近の学校，官公庁あるいは会社等においては、深夜
や休日の建物の管理を警備会社に依頼する場合があり、
警備会社では、各建物に設置した各種の監視装置から送
られてくる情報を収集する。

この送られてきた情報は、コンピュータ等のデータ処
理装置で収集し、異常が発生したときに警備員にブザ
ー，警報ランプ等で通知する。

〔従来の技術〕

第４図に、非同期データの入出力制御方式の従来例を
示す。

図において、監視装置（図示せず）とこの監視装置か
ら送られてくるデータを収集するためのCPU451は、モデ
ム441及び入出力インタフェースを介して接続されてい
る。モデム441は、監視装置から送られてくるデータを
復調し、例えば６ビットのパラレルデータに変換して入
出力インタフェース401に供給する。入出力インタフェ
ース401は、モデム441から供給された６ビットのパラレ
ルデータをCPU451に受け渡すための制御を行なう。

入出力インタフェース401は、データを保持する６ビ
ットのレジスタ411と、このレジスタ411に読出し未終了
のデータが格納さているか否かの情報を格納するレジス
タ413と、レジスタ411に格納されている６ビットデータ
の中の１ビットを選択して出力するセレクタ421と、CPU
451から供給されるセレクト信号に応じてレジスタ411に
リセット信号を供給する微分回路431とを備えている。

レジスタ411は、パラレルロード信号に同期してモデ
ム441から送られてくる６ビットデータを取り込む。こ
のとき、レジスタ411にデータを取り込んだことを表す
情報（例えばデータ“1"）がレジスタ413に格納され
る。通常（CPU451へのデータ読込み時以外）、セレクタ
421はレジスタ413に格納されたデータを選択してCPU451
に供給する状態にあり、CPU451はレジスタ413にデータ
“1"がセットされると、レジスタ411に格納されたパラ
レルデータの読込みを開始する。

先ず、セレクタ421は、レジスタ411に格納された第０
ビットから第５ビットまでのデータの中の第０ビットを
読み出すためのセレクト信号をセレクタ421に供給す
る。このセレクト信号が供給されるとセレクタ421は、
レジスタ411の第０ビットを選択して出力し、CPU451は
このデータを取り込む。

また、CPU451から出力されたセレクト信号は微分回路
431にも供給され、微分回路431ではこのセレクト信号を
所定時間（CPU451によるデータの読込みが終了するまで
の時間）遅延して、リセット信号としてレジスタ411に
供給する。このリセット信号が供給されると、レジスタ
411の第０ビットはリセットされる。

同様にして、レジスタ411の第１ビット以降のデータ
を読み出すためのセレクト信号をCPU451から出力し、CP
U451によるデータの読込み及びレジスタ411のリセット
が行なわれる。

〔発明が解決しようとする課題〕

ところで、上述した従来方式にあっては、パラレルロ
ード信号に同期したレジスタ411へのデータの読込み
と、CPU451からのセレクト信号の出力とは非同期で行な
われるため、読み出したデータの信頼性が低いという問
題点があった。

第５図に、従来例の動作タイミングを示す。（イ）に
示すように、例えばレジスタ411の第２ビットデータをC
PU451に取り込んだときにレジスタ411にパラレルロード
信号が供給されると、その時点でレジスタ411に保持さ
れたデータが書き換えられてしまう。従って、CPU451が
読み出した６ビットデータの第２ビットまでと第３ビッ
ト以降とは別なデータとなってしまう。

また、（ロ）に示すように、レジスタ411へパラレル
ロード信号と微分回路431からのリセット信号との供給
がほぼ同時に行なわれた場合に、レジスタ411に格納さ
れるデータは保障されない状態になる。

本発明は、このような点にかんがみて創作されたもの
であり、読み出したデータの信頼性を上げるようにした
非同期データの入出力制御方式を提供することを目的と
している。

〔課題を解決するための手段〕

第１図は、本発明の非同期データの入出力制御方式の
原理ブロック図である。

図において、データ格納手段111は、ロード信号に同
期して入力データを取り込むと共に、取り込んだデータ
をリセット信号に同期してリセットする。

制御手段121は、データ格納手段111へのロード信号の
供給を制限する。

状態検出手段131は、データ格納手段111からのデータ
の読出し状態を検出し、読出し未終了のデータが存在す
るときに制限指示を制限手段121に供給する。

伸長手段141は、データ格納手段111にリセット信号が
供給されたときに、伸長指示を制限手段121に供給す
る。

全体として、状態検出手段131からの制御信号及び伸
長手段141からの伸長信号が制限手段に供給されたとき
に、データ格納手段111へのロード信号の供給を制限す
るように構成されている。

〔作用〕

データ格納手段111はロード信号に同期してデータを
取り込み、状態検出手段131はデータ格納手段111に取り
込んだデータの状態を検出する。読出し未終了のデータ
がデータ格納手段111に存在するときに状態検出手段131
は制限指示を出力する。

また、データ格納手段111はロード信号に非同期のリ
セット信号に同期して、取り込んだデータのリセットを
行なう。このリセット信号は伸長手段141にも供給さ
れ、伸長手段141はリセット信号の供給に応じて伸長信
号を出力する。

制限手段121に状態検出手段131からの制限信号及び伸
長手段141からの伸長信号が供給されると、制限手段121
はデータ格納手段111へのロード信号の供給を制限す
る。

本発明にあっては、制限手段121によってデータ格納
手段111へのロード信号の供給を制限することにより、
データ格納手段111からデータを読み出す以前に次のデ
ータを取り込むことがなくなり、また、データ格納手段
111へのリセット信号とロード信号との供給タイミング
をずらすことができるので、読み出したデータの信頼性
を上げることができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に
説明する。

第２図は、本発明の非同期データの入出力制御方式を
適用した一実施例の構成を示す。

I.実施例と第１図との対応関係ここで、本発明の実施例と第１図との対応関係を示し
ておく。

データ格納手段111は、レジスタ210に相当する。

制限手段121は、マスク回路221,JK型フリップフロッ
プ（JK−FF）253に相当する。

状態検出手段131は、レジスタ230,ノアゲート233に相
当する。

伸長手段141は、伸長回路241,アンドゲート255に相当
する。

以上のような対応関係があるものとして、以下本発明
の実施例について説明する。

II.実施例の構成第２図において、本発明を適用した入出力インタフェ
ースは、受信した６ビットのパラレルデータを格納する
レジスタ210と、レジスタ210のデータ格納状態に関する
情報を格納するレジスタ230と、レジスタ210に格納され
たパラレルデータの中から１ビットを選択して出力する
セレクタ263と、レジスタ210にデータを読み込むための
パラレルロード信号に制限を加えるためのマスク回路22
1と、レジスタ210におけるデータの読込み動作とリセッ
ト動作とのタイミングをずらすための伸長回路241と、
入力信号を遅延して出力する６つの微分回路271₀〜271₅
と、２つのアンドゲート255,257と、ノアゲート233,D型
フリップフロップ（Ｄ−FF）251,JK−FF253,インバータ
261とを備えている。

マスク回路221は、２つのアンドゲート223,225で構成
されている。伸長回路241は、２つのＤ−FF243,245で構
成されている。レジスタ210は、６つのＤ−FF211₀〜211
₅で構成されている。Ｄ−FF231は、６つのＤ−FF231₀〜
231₅で構成されている。また、微分回路271₀（他の微分
回路271も同様）は、Ｄ−FF273₀及びオアゲート275₀で
構成されている。

Ｄ−FF251の入力端子Ｄにはパラレルロード信号が供
給される。Ｄ−FF251の出力端子Ｑはアンドゲート（３
入力）223の入力端に接続されており、反転出力端子
はアンドゲート（３入力）225の入力端に接続されてい
る。

アンドゲート223の出力端はJK−FF253の入力端子Ｊに
接続されており、アンドゲート225の出力端はJK−FF253
の入力端子Ｋに接続されている。JK−FF253の出力端子
Ｑは、レジスタ210内の各Ｄ−FF211及びレジスタ230内
の各Ｄ−FF231のそれぞれのクロック端子に接続されて
いる。

従って、Ｄ−FF251に入力されたパラレルロード信号
は、マスク回路221,JK−FF253を介してレジスタ210及び
レジスタ230に供給されることになる。

Ｄ−FF231の各出力端子Ｑは、ノアゲート233の６つの
入力端にそれぞれ接続されている。ノアゲート233の出
力端は、アンドゲート223,225の各入力端及びインバー
タ261を介してセレクタ263の第６入力端に接続されてい
る。

また、アンドゲート257の６つの入力端には、レジス
タ210内の６つのＤ−FF211を指定するためのセレクト信
号がデータの読込みを行なうCPU（図示せず）から入力
される。アンドゲート257の出力端は、アンドゲート
（３入力）255の入力端及びＤ−FF243の入力端子Ｄに接
続されている。Ｄ−FF243の出力端子Ｑはアンドゲート2
55の入力端及びＤ−FF245の入力端子Ｄに接続されてお
り、Ｄ−FF245の出力端子Ｑはアンドゲート255の入力端
に接続されている。アンドゲート255の出力端はアンド
ゲート223及びアンドゲート225の各入力端に接続されて
いる。

また、上述したセレクト信号の中で、Ｄ−FF211₀及び
Ｄ−FF231₀を指定するための第０セレクト信号（他のセ
レクト信号も順に第１セレクト信号，第２セレクト信
号，・・・と称する）は、微分回路271₀内のＤ−FF273₀
の入力端子Ｄ及びオアゲート275₀の一方の入力端に供給
されている。Ｄ−FF273₀の出力端子Ｑはオアゲート275₀
の他方の入力端に接続されており、オアゲート275₀の出
力端は、Ｄ−FF231₀及びＤ−FF211₀の各リセット端子Ｒ
に接続されている。

同様にして、第５セレクト信号までの各セレクト信号
が微分回路271₅までの各微分回路に供給されており、こ
れらの微分回路の出力端は、Ｄ−FF231₅までの各Ｄ−FF
及びＤ−FF211₅までの各Ｄ−FFのリセット端子Ｒに接続
されている。

レジスタ210内のＤ−FF211₀の出力端子Ｑは、セレク
タ263の第０入力端子に接続されている。同様にして、
Ｄ−FF211₅までの各Ｄ−FFの出力端子Ｑは、セレクタ26
3の第５入力端子までの各入力端子に接続されている。

セレクタ263には上述したセレクト信号が供給され、
このセレクト信号に応じた選択動作を行なう。例えば、
第０セレクト信号が供給されたときに第０入力端子に入
力されているデータを選択して出力し、第５セレクト信
号が供給されたときに第５入力端子に入力されているデ
ータを選択して出力する。また、セレクト信号が供給さ
れていないときにセレクタ263は、第６入力端子に供給
されているデータを選択して出力する。

JK−FF253およびＤ−FF251,243,245,273の各クロック
端子にはクロック信号が共通に供給されており、このク
ロック信号に同期したデータの取込みを行なう。

尚、第２図に示したパラレルロード信号及びクロック
信号は、入出力インタフェース内で作成された信号であ
り、CPUから出力されるセレクト信号には同期していな
い。

III.実施例の動作次に、上述した本発明実施例の動作を説明する。

第３図は、実施例の動作タイミングを示す。図におい
て、「第１マスク信号」はノアゲート233からマスク回
路221に供給される信号を、「パラレルロード信号」は
Ｄ−FF251の入力端子Ｄに供給されるパラレルロード信
号を、「出力データ」はレジスタ210から出力される６
ビットのパラレルデータを、「セレクト信号」はアンド
ゲート257,微分回路271及びセレクタ263に供給される第
０セレクト信号〜第５セレクト信号を、「リセット信
号」はＤ−FF211及びＤ−FF231の各リセット端子Ｒに供
給される信号を、「第２マスク信号」はアンドゲート25
5からマスク回路221に供給される信号をそれぞれ示して
いる。

最初に、パラレルロード信号に同期してレジスタ210
にパラレルデータを格納する動作を説明する。

CPUから供給されるセレクト信号は通常は論理“1"の
状態にあり、CPUへのデータ読込み時に論理“0"の状態
になる。従って、アンドゲート257からは論理“1"が出
力され、この出力はアンドゲート255の入力端子及び伸
長回路241を介してアンドゲート255の他の入力端に入力
されている。このときアンドゲート255は論理“1"をア
ンドゲート223及びアンドゲート255の各入力端に供給す
る。

また、レジスタ210にデータが格納されていない状態
のときに、レジスタ230の各Ｄ−FF231はリセットされた
状態にあり、ノアゲート233からは論理“1"が出力され
ている。このノアゲート233の出力は、アンドゲート223
及びアンドゲート225の各入力端に供給される。

以上の状態においてパラレルロード信号がＤ−FF251
に供給されると、Ｄ−FF251の出力端子Ｑからは論理
“1"が出力され、この出力“1"はアンドゲート223を介
してJK−FF253の入力端子Ｊに供給される。また、Ｄ−F
F251の反転出力端子からは論理“0"が出力され、この
出力“0"はアンドゲート225を介してJK−FF253の入力端
子Ｋに供給される。このとき、JK−FF253は、出力端子
Ｑから論理“1"を出力する。

JK−FF253の出力端子ＱはＤ−FF211₀〜211₅及びＤ−F
F231₀〜231₅の各クロック端子に接続されているため、J
K−FF253から論理“1"が出力されると（出力が立ち上が
ると）、各Ｄ−FFにおいてデータの取込み動作が行なわ
れる。

Ｄ−FF211₀〜211₅のそれぞれは、入力端子Ｄに供給さ
れているパラレルデータの各ビットを取り込む。Ｄ−FF
231₀〜231₅のそれぞれは、入力端子Ｄに供給されている
固定データ“1"を取り込む。

各Ｄ−FF231にデータ“1"が取り込まれると、ノアゲ
ート233の各入力端には論理“1"が出力されるため、ノ
アゲート233からマスク回路221に論理“0"が出力され
る。以後、パラレルロード信号が入力されてもマスク回
路221によって無効となり、レジスタ210及びレジスタ23
0には供給されないことになる（第３図（イ）参照）。

次に、レジスタ210に格納したパラレルデータを読み
出すときの動作を説明する。

上述したように、レジスタ210にパラレルデータが格
納されると、ノアゲート233からは論理“0"が出力さ
れ、この出力はインバータ261を介してセレクタ263の第
６入力端子に供給される。従って、セレクタ263からは
論理“1"が出力され、外部のCPUはこの出力“1"に応じ
てパラレルデータの読出しを開始する。

先ず、第０セレクト信号の供給が行なわれる。セレク
タ263はこの第０セレクト信号が入力されると、第０入
力端子に入力されているＤ−FF211₀の出力（パラレルデ
ータの第０ビット）を選択して出力する。CPUは、この
セレクタ263の出力を取り込む。

また、この第０セレクト信号は微分回路271₀内のＤ−
FF273₀を介してオアゲート275₀の一方の入力端に供給さ
れている。オアゲート275₀の他方の入力端には第０セレ
クト信号そのものが入力されているので、第０セレクト
信号のロー状態（論理“0"の状態）が１クロック分以上
継続したときにオアゲート275₀から論理“0"が出力され
る。

従って、供給された第０セレクト信号は、１クロック
分遅延して微分回路271₀から出力され、この微分回路27
1₀の出力を受けて、Ｄ−FF211₀及びＤ−FF231₀のリセッ
トが行なわれる。

また、この第０セレクト信号はアンドゲート257に入
力されており、アンドゲート257は第０セレクト信号
（他のセレクト信号も同様）の供給を受けて論理“0"を
出力する。この出力“0"はアンドゲート255の入力端及
び伸長回路241内のＤ−FF243の入力端子Ｄに供給され
る。Ｄ−FF243に供給された論理“0"は、Ｄ−FF245を介
してアンドゲート255の他方の入力端に供給される。更
に、２つのＤ−FF243,245の各出力端子Ｑからの出力は
アンドゲート255の他の入力端に供給される。アンドゲ
ート255の１つ以上の入力端に論理“0"が入力される
と、アンドゲート255から論理“0"が出力される。

アンドゲート255の出力端はアンドゲート223及びアン
ドゲート225の各入力端に接続されているので、アンド
ゲート255から論理“0"が出力されると、Ｄ−FF251に供
給されたパラレルロード信号は無効となる（第３図
（ロ）参照）。

尚、供給された第０セレクト信号は、微分回路271₀に
よって１クロック分遅延したリセット信号となり、伸長
回路241によって２クロック分遅延した第２マスク信号
になるため、レジスタ210内のＤ−FF211₀のリセット動
作とパラレルロード信号に同期したパラレルデータの読
込み動作とのタイミングが一致することはない。

以後、同様にして、第５セレクト信号までの各セレク
ト信号が供給され、各セレクト信号に応じて各Ｄ−FF21
1の読出し、その後のＤ−FF211及びＤ−FF231のリセッ
トが行なわれる。

Ｄ−FF211₀〜211₅に格納された全てのデータの読出し
が終了し、Ｄ−FF231₀〜231₅の全てがリセットされる
と、ノアゲート233からは論理“1"が出力され、再度パ
ラレルロード信号の受け付けが有効になる。

IV.実施例のまとめこのように、パラレルロード信号が供給されると、レ
ジスタ210にパラレルデータの取込みを行なう。レジス
タ210へのデータの格納と同時にレジスタ230に固定デー
タ“1"を取り込む。このときのノアゲート233の出力
“0"に応じて、マスク回路221はパラレルロード信号の
供給を無効にする。

外部のCPUがレジスタ210のデータを取り込む場合、順
次セレクト信号をセレクタ263に供給して、レジスタ210
に格納したデータの読込みを行なう。

このセレクト信号は各微分回路によって遅延されてリ
セット信号となる。更にこのリセット信号の供給から１
クロック分の間は、マスク回路221によってパラレルロ
ード信号が無効になるため、レジスタ210のリセット動
作とデータの読込み動作とのタイミングが一致すること
はない。

従って、マスク回路221によって、レジスタ210へのパ
ラレルロード信号の供給に制限を加えることにより、レ
ジスタ210から読み出したデータの信頼性を上げること
ができる。

V.発明の変形態様なお、「I.実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、制限手段によって
入力データを読み込むためのロード信号のデータ格納手
段への供給を制限することにより、読み出したデータの
信頼性を上げることができるので、実用的には極めて有
用である。

【図面の簡単な説明】

第１図は本発明の非同期データの入出力制御方式の原理
ブロック図、第２図は本発明の一実施例の構成図、第３図は実施例の動作タイミング図、第４図は従来例の構成図、第５図は従来例の動作タイミング図である。図において、 111はデータ格納手段、121は制限手段、131は状態検出
手段、141は伸長手段、210,230はレジスタ、211,231,24
3,245,251,273はＤ−FF、221はマスク回路、223,225,25
5,257はアンドゲート、233はノアゲート、241は伸長回
路、253はJK−FF、261はインバータ、263はセレクタ、2
71は微分回路、275はオアゲートである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者金栗圭三福岡県福岡市博多区博多駅前２丁目３番７号富士通九州ディジタル・テクノロジ株式会社内 (56)参考文献特開昭63−169150（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】ロード信号に同期して入力データを取り込
むと共に、取り込んだデータをリセット信号に同期して
リセットするデータ格納手段（111）と、前記データ格納手段（111）へのロード信号の供給を制
限する制限手段（121）と、前記データ格納手段（111）からのデータの読出し状態
を検出し、読出し未終了のデータが存在するときに制限
指示を前記制限手段（121）に供給する状態検出手段（1
31）と、前記データ格納手段（111）にリセット信号が供給され
たときに、伸長指示を前記制限手段（121）に供給する
伸長手段（141）と、を備え、前記制限信号及び前記伸長信号が前記制限手段
（121）に供給されたときに、前記データ格納手段（11
1）へのロード信号の供給を制限するように構成したこ
とを特徴とする非同期データの入出力制御方式。