JPH01291355A - データ転送制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 複数の上位装置が共通にアクセスする下位装置のアダプ
タにおいて、上位装置と下位装置との間のデータ転送を
経済的なハードウェア構成で制御するデータ転送制御回
路に関し、 制御を容易として経済的なデータ転送制御回路を提供す
ることを目的とし、 上位装置と下位装置間で転送するデータブロックを蓄積
するバッファメモリを備えたデータ転送制御回路であっ
て、バッファメモリ上の第１と第２の記憶領域を指定す
るアドレスを交互に切替えて送出するアドレス送出手段
を設け、上位装置が送出する下位装置の先頭アドレスに
基づき下位装置に対して所定の量のデータブロックの書
込め／読出しを行わせるアドレスを作成し、作成したア
ドレスを第１又は第２の記憶領域を順次交互に選択して
記憶させると共に、先頭アドレスから順次、次の所定の
量のデータブロックの書込み／読出しを行わせるアドレ
スを、第１又は第２の記憶領域から読出して下位装置に
送出し、上位装置がバッファメモリに蓄積したデータブ
ロックを下位装置に転送するか、下位装置が蓄積したデ
ータブロックを上位装置に転送する動作を繰り返し、下
位装置でエラーが発生した時は、第１又は第２の記憶領
域に残されたエラーの発生したアドレスを再度送出して
、リカバリする構成とする。

〔産業上の利用分野〕

本発明は複数の上位装置が共通にアクセスする下位装置
のアダプタに係り、特に上位装置と下位装置との間のデ
ータ転送を経済的なハードウェア構成で制御するデータ
転送制御回路に関する。

近年、情報処理装置の構成が複雑化するに伴い、複数の
中央処理装置が共通に使用するデータを格納しておく共
通メモリが使用されるようになって来た。

このような共通メモリは、中央処理装置との間にデータ
転送を制御するデータ転送制御回路を備えた共通メモリ
アダプタを設けており、この共通メモリアダプタにより
データの転送が制御されている。

ところで、このデータ転送制御回路は経済的であること
が必要である。

〔従来の技術〕

第３図は従来の技術を説明するブロック図である。

第３図（ａ）はシステム構成を説明する図であり、■は
中央処理装置、２は共通メモリアダプタ、３は共通メモ
リである。中央処理装置１はアドレスバス４を経て共通
メモリ３のアドレスを共通メモリアダプタ２に送出し、
データバス５を経て共通メモリアダプタ２にデータを送
出する。

共通メモリアダプタ２は内部に備えたデータ転送制御回
路により、中央処理装置１が送出したアドレスに基づき
作成したアドレスと、バッファメモリに蓄積したデータ
を共通メモリ３にハス６を経て転送し、共通メモリ３に
書込む。

又、中央処理装置１がアドレスバス４を経て送出するア
ドレスに基づき、共通メモリアダプタ２のデータ転送制
御回路が送出するアドレスにより、共通メモリ３から読
出されたデータは、ハス６を経て共通メモリアダプタ２
に送出され、バッファメモリに蓄積された後データ転送
制御回路により制御されて、ハス４を介し中央処理装置
１に転送される。

第３図（ｂ）はデータ転送制御回路の一例を示す。

アドレスバス４を経て、例えば、中央処理装置１が送出
する３ハイドのアドレスがマルチプレクサ７に人力する
。このアドレスは共通メモリ３の先頭アドレスであり、
マルチプレクサ７を経てレジスタ８に格納される。

又１．データバス５を経て、例えば、４バイトのデータ
が入力する。この時マルチプレクサ１３を経て予め定ま
るへソファメモリ１１の先頭アドレスＡがレジスタ１４
に格納され、マルチプレクサ　。

１６を経てバッファメモリ１１の書込みアドレス端子Ｗ
に入力する。従って、４バイトのデータがバッファメモ
リ１１に書込まれる。

レジスタ１４のアドレスは加算回路１５によりパ１°゛
が加算され、マルチプレクサ１３を経てレジスタ１４の
アドレスを更新する。このインクリメントされたアドレ
スはマルチプレクサ１６を経てバッファメモリ１１の書
込みアドレス端子Ｗに入力する。従って、次の４ハイド
のデータがバッファメモリ１１に書込まれる。

このようにして、例えば、３２ハイドのデータブロック
がバッファメモリ１１に書込まれる。

バッファメモリ１１に３２ハイドのデータブロックが書
込まれると、マルチプレクサ１２ばレジスタ８のアドレ
スをハス６に送出し、同時に共通メモリ３に対するデー
タの送り方向や転送するデータ量等を示すコマンドＣも
送出する。

このアドレス送出が済むと、マルチプレクサ１６はバッ
ファメモリ１１のデータを読出ずアドレスを、バッファ
メモリ１１の読出しアドレス端子Ｒに送出する。即ち、
前記同様にしてバッファメモリ１１の先頭アドレスＡが
セットされたレジスタ１４のアドレスを送出する。

バッファメモリ１１はこの７ドレスで４バイトのデータ
を読出し、続いて、マルチプレクサ１６が送出するアド
レスがインクリメントされる度に、４ハイドずつデータ
を読出してマルチプレクサ１２に送出し、マルチプレク
サ１２はバッファメモリ１１から読出される４バイト毎
のデータをハス６に順次送出する。

レジスタ８に格納されたアドレスはレジスタ９に送出さ
れて記４１されると共に、加算回路１０において、次の
データブロック（３２バイト）を共通メモリ３に書込む
アドレスとなる値Ｐが加算され、マルチプレクサ７を経
てレジスタ８に書込まれる。

バッファメモリ１１のデータが総てバス６に送出される
と、マルチプレクサ１６からバッファメモリ１１の先頭
アドレスＡを示すアドレスがバッファメモリ１１の書込
みアドレス端子Ｗに入力し、前記同様にデータバス５に
送出されるデータがへソファメモリ１１に書込まれる。

マルチプレクサ１２はバッファメモリ１１から３２バイ
１−のデータブロックが、前記の如く総てハス６に送出
されると、レジスタ８の値Ｐを加算されて更新されたア
ドレスとコマンドＣをバス６に送出し、続いて、へソフ
ァメモリ１１に３２ハイドの次のデータブロックが書込
まれると、この次のデータブロックを、前記と同様に４
ハイド毎にハス６に送出する。

このようにして、データバス５に送出される転送データ
ブロックが無くなるまで、上記動作が繰り返される。

若し、共通メモリ３でエラーが発生ずると、マルチプレ
クサ７はレジスタ９に格納されているアドレスをレジス
タ８に転送し、値Ｐが加算されて更新される前のアドレ
スに戻すため、マルチプレクサ１２はエラーの発生した
データブロックのアドレスをハス６に送出する。そして
、バッファメモリ１１のデータブロックを再送すること
でリカバリを行う。

共通メモリ３からデータを読出す場合、アドレスバス４
に中央処理装置１から送出されたアドレスを、前記同様
にしてレジスタ８に格納し、このアドレスをマルチプレ
クサ１２がハス６に送出する。そして、このアドレスで
読出された４バイトのデータは、前記同様にしてレジス
タ１４に格納されたアドレスが、バッファメモリ１１の
書込みアドレス端子Ｗに入力することにより、マルチプ
レクサ１２を経てバッファメモリ１１に書込まれる。

そして、３２バイトのデータが蓄積されると、レジスタ
１４が送出するアドレスがバッファメモリ１１の読出し
アドレス端子Ｒに入力することにより、４バイト毎にデ
ータバス５に送出され、中央処理装置１に転送される。

尚、マルチプレクサ１．１２，１３．１６の切替信号や
レジスタ８．９．１４及びバッファメモリ１１の書込み
／読出しのタイミング信号等は、図示省略した共通メモ
リアダプタ２の制御部から供給される。

〔発明が解決しようとする課題〕

第３図（ｂｌに示す回路では、レジスタ８と９が必要で
あり、アドレス幅が２４ピントであるとすると、夫々２
４個のフリップフロップを必要とする。

そして、アドレス幅が大きくなれば、更にその分のフリ
ップフロップを必要とする。又、データとアドレスを切
り分けるためのマルチプレクサ１２を備えるため、非常
に大きなハードウェア量を必要とすると共に、レジスタ
８と９の制御も複雑となり経済的で無いという問題があ
る。

本発明はこのような問題点に鑑み、バッファメモリ１１
にレジスタ８と９の代わりをする記憶領域を設定し、レ
ジスタ８と９及びデータとアドレスを切り分けるマルチ
プレクサ１２を節減し、制御を容易として経済的なデー
タ転送制御回路を提供することを目的としている。

〔課題を解決するだめの手段〕

第１図は本発明の原理ブロック図である。

第３図と同一符号は同一機能のものを示す。アドレス送
出手段２８はマルチプレクサ２４を経て、バッファメモ
リ１１の書込みアドレス端子Ｗに記憶領域２６のアドレ
スを送出する。上位装置からアドレスバス４に、下位装
置の先頭アドレスを指示するアドレスが入力する。マル
チプレクサ１７は、このアドレスバス４の先頭アドレス
をバッファメモリ１１に送出するため、この下位装置の
先頭アドレスは、記憶領域２６に格納される。

続いて、上位装置からデータバス５にデータブロックが
入力する。この時第３図（ｂ）で説明した如く、レジス
タ１４にはバッファメモリ１１の先頭アドレスＡが設定
され、マルチプレクサ１６と２４を経てバッファメモリ
１１の書込みアドレス端子Ｗに入力する。従って、バッ
ファメモリ１１には４バイト毎に、前記同様にインクリ
メントされてレジスタ１４に設定されるアドレスが、書
込みアドレス端子Ｗに入力するため、３２ハイドのデー
タブロックが格納される。

バッファメモリ１１に３２ハイドのデータブロックが格
納されると、マルチプレクサ２３を経てアドレス送出手
段２８が送出するバッファメモリ１１の記憶領域２６の
アドレスが、読出しアドレス端子Ｒに入力する。従って
、バッファメモリ１１からバス６に下位装置のアドレス
が送出され、同時にこのアドレスは加算回路１０に入力
し、第３図（ｂｌで説明した値Ｐが加算され、マルチプ
レクサ１７を経てバッファメモリ１１に送出される。

この時、アドレス送出手段２８はマルチプレクサ２４を
経て、バッファメモリ１１の書込みアドレス端子Ｗに記
ｉ！　領域２７のアドレスを送出しており、値Ｐが加算
されたアドレスは記憶領域２７に格納される。又、マル
チプレクサ２５はコマンドＣをバス６に送出する。

ここで、レジスタ１４にセットされたへソファメモリ１
１の先頭アドレスＡがマルチプレクサ１６と２３を経て
、バッファメモリ１１の読出しアドレス端子Ｒに入力し
、バッファメモリ１１から４バイト毎にデータブロック
が読出され、バス６に送出される。

若し、下位装置でエラーが発生した場合は、アドレス送
出手段手段２８がバッファメモリ１１の記ｔａ領域２６
のアドレスを再度送出するため、値Ｐが加算される前の
アドレスが下位装置に送出され、リカバリすることが出
来る。

へソファメモリ１１に格納されたデータブロックが総て
転送されると、マルチプレクサ１７を経て、次のデータ
ブロックがバッファメモリ１１に前記同様にして書込ま
れる。そして、このデータブロックを下位装置に転送す
る時は、アドレス送出手段２８がマルチプレクサ２４を
経てバッファメモリ１１の記憶領域２７のアドレスを送
出するため、値Ｐの加算された下位装置のアドレスがバ
ス６に送出される。

従って、次に転送されるデータブロックは、値Ｐの加算
されたアドレスで、下位装置に書込まれる。

〔作用〕

上記の如く構成することにより、アドレス送出手段２８
はバッファメモリ１１の記憶領域２６と２７のアドレス
を交互に切替え、上位装置が送出したアドレスにデータ
ブロックを転送する度に値−１４＝ Ｐが加算された下位装置に送出するためのアドレスと、
該値Ｐが加算される一つ前のリカバリ用のアドレスとを
交互に記憶領域２６と２７に記憶させるため、第３図（
ｂ）に示すレジスタ８と９を省略することが可能となる
と共に、下位装置でエラーがあった場合には、リカバリ
用のアドレスを送出することで、該エラーのリカバリを
行うことが可能となる。

そして、バッファメモリ１１に、この下位装置に送出す
るアドレスを記憶させているため、バス６にアドレスを
送出した後、バス６を使用して、データブロックの転送
を実行することが可能となり、第３図（ｂｌに示すマル
チプレクサ１２によるハス６の切替えを行う必要が無く
、簡易な制御により、ハードウェア量を節減することが
出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のブロック図であ
る。

第３図と同一符号は同一機能のものを示す。フリップフ
ロップ１８は、図示省略した共通メモリアダプタ２の制
御部の制御により、初期時“１”をマルチプレクサ２１
とＮＯＴ回路１９と２０に送出しており、ＮＯＴ回路２
０は０”をマルチプレクサ２２に送出する。マルチプレ
クサ２２には予め固定値として、例えば、上位ビットの
“１００”が与えられており、マルチプレクサ２４を経
てバッファメモリ１１の書込みアドレス端子Ｗにアドレ
スとして、例えば、“１０００”を送出する。

バッファメモリ１１のアドレス“１０００”は、記憶領
域２６のアドレスであり、アドレスバス４を経て入力す
る第３図（ａｌの中央処理装置１が送出する共通メモリ
３の先頭アドレスは、マルチプレクサ１７を経て記憶領
域２６に格納される。

そして、フリップフロップ１８の送出した“１”はＮＯ
Ｔ回路１９を経てａＯ”となり、フリップフロップ１８
に入力するため、フリップフロップ１８は“０”をマル
チプレクサ２１とＮＯＴ回路１９と２０に送出する。

マルチプレクサ２１は予め固定値として、例えば、上位
ビットの“１００″が与えられているため、フリップフ
ロップ１８が“０”を送出すると、マルチプレクサ２３
に“１０００”を送出する。

中央処理装置１がデータバス５に送出するデータブロッ
クは、マルチプレクサ１７を経てバッファメモリ１１に
入力する。そして、第３図（ｂ）で説明した如く、レジ
スタ１４に設定されたバッファメモリ１１の先頭アドレ
スＡは、マルチプレクサ１６と２４を経てバッファメモ
リ１１の書込みアドレス端子Ｗに人力する。そして、第
３図で説明した如く、加算回路１５で加算されインクリ
メントされたアドレスが順次式ソファメモリ１１の書込
みアドレス端子Ｗに入力するため、データバス５から入
力するデータブロックは、４バイト毎に順次バッファメ
モリ１１に書込まれる。

バッファメモリ１１に３２バイトのデータブロックが書
込まれると、前記の如く、マルチプレクサ２３に送出さ
れたアドレス“１０００”が、ハ゛ソファメモリ１１の
読出しアドレス端子Ｒに入力し、バッファメモリ１１の
記憶領域２６に格納されている第３図（ａｌに示す共通
メモリ３の先頭アドレスがバス６に送出される。

そして、この共通メモリ３の先頭アドレスは加算回路１
０において、第３図（ｂｌで説明した値Ｐが加算され、
マルチプレクサ１７を経てバッファメモリ１１に送出さ
れる。

この時、前記の如く、フリップフロン１１８は０″を送
出しているため、ＮＯＴ回路２０はａ１″を送出し、マ
ルチプレクサ２２からはアドレス“１００１″がマルチ
プレクサ２４を経て、バッファメモＩＪ１１の書込みア
ドレス端子Ｗに入力する。アドレス“１００１”はバッ
ファメモリ１１の記憶ｔｉ域２７のアドレスであり、加
算回路１０で値Ｐが加算されたアドレスが書込まれる。

バッファメモリ１１に格納された３２バイトのデータブ
ロックは、第３図（ｂ）で説明した如く、レジスタ４に
設定されるアドレスが、マルチプレクサ１６と２３を経
てバッファメモリ１１の読出しアドレス端子Ｒに送出さ
れ、４ハイド毎に読出されてバス６に送出され、先にハ
ソファメモリ１１−１８＝ の記憶領域２６より読出されて送出されたアドレスに基
づき、第３図（ａｌに示す共通メモリ３に書込まれる。

へソファメモリ１１に格納された３２バイトのデータブ
ロックが総て転送される左、前記同様に、レジスタ１４
に格納されるバッファメモリ１１の先頭アドレスＡがマ
ルチプレクサ１６と２４を経てバッファメモリ１１の書
込アドレス端子Ｗに入力し、データバス５からマルチプ
レクサ１７を経て入力するデータブロックが、４ハイド
毎にバッファメモリ１１に書込まれる。

そして、フリップフロップ１８はＮＯＴ回路１９が“１
”を送出しているため、１”を再びＮＯＴ回路１９と２
０及びマルチプレクサ２１に送出する。

従って、前記同様にマルチプレクサ２１と２３を経て、
アドレス゛’１００１”がバッファメモリ１１の読出し
アドレス端子Ｒに入力し、バッファメモリ１１の記４．
！　ｅＭ域２７に記↑ａされている共通メモリ３の次の
アドレス、即ち、共通メモリ３の先頭アドレスに値Ｐが
加算されたアドレスが読出され、ハス６に送出される。

そして、加算回路１０で更に値Ｐが加算され、マルチプ
レクサ１７を経てバッファメモリ１１に送出される。

この時、マルチプレクサ２２と２４を経てバッファメモ
リ１１の書込みアドレス端子Ｗにはアドレス゛１０００
”が入力しているため、ハ・７フアメモリ１１の記憶領
域２６に、この更に値Ｐを加算されたアドレスが格納さ
れる。

ここで、マルチプレクサ１６と２３を経て、バッファメ
モリ１１にレジスタ１４がら４バイト毎にデータブロッ
クを読出すアドレスが、バッファメモリ１１の読出アド
レス端子Ｒに入力し、４ハイド毎のデータブロックがハ
ス６に送出され、先にバッファメモリ１１の記憶領域２
７がら送出された値Ｐの加算されたアドレスにより、共
通メモリ３に書込まれる。

若し、共通メモリ３でエラーが発生すると、共通メモリ
アダプタ２の図示省略した制御部は、フリップフロップ
１８を反転させ、バッファメモリ１１の記憶領域２６と
２７のアドレスを一つ前の状態に戻す。

従って、値Ｐが一つ加算される前の共通メモリ３のアド
レスが読出されるため、リカバリを行うことが出来る。

又、共通メモリ３からデータブロックを中央処理装置１
に転送する場合は、前記同様にしてバッファメモリ１１
の記憶領域２６に格納されたアドレスをハス６に送出す
ると共に、加算回路１０で値Ｐを加算されたアドレスを
記憶領域２７に記憶させる。そして、共通メモリ３から
読出されたデータブロックを４ハイド毎にレジスタ１４
から送出されるアドレスでバッファメモリ１１に書込み
、３２バイト蓄積されると、レジスタ１４から送出され
るアドレスで４ハイド毎にバッファメモリ１１から読出
してマルチプレクサ１７を介し、データバス５に送出す
る。

そして、バッファメモリ１１から３２ハイドのデータプ
ロ・７りを転送すると、記憶領域２７がら値Ｐを加算し
たアドレスを読出して、パス６に送出し、記憶領域２６
には更に値Ｐを加算したアドレスを格納すると共に、次
のデータブロックをバッファメモリ１１に蓄積する動作
を繰り返す。

〔発明の効果〕

以上説明した如く、本発明は簡易な制御により、ハード
ウェア量を少なくしたデータ転送制御回路を提供するこ
とが出来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路のブロック図、 第３図は従来の技術を説明するブロック図である。 図において、 １は中央処理装置、　　２ば共通メモリアダプタ、３は
共通メモリ、　　　４はアドレスバス、５はデータバス
、　　　６はハス、 ７、１２．１３．１６．１７．２１〜２５はマルチプレ
クサ、−２２＝ ８、９．１４はレジス外　１０．１５は加算回路、１１
はハソファメモリ、１８はフリップフロップ、１９．２
０はＮＯＴ回路、２６．２７は記憶領域、２８ばアトル
ス送出手段である。

Claims (1)

1. 【特許請求の範囲】 上位装置と下位装置間で転送するデータブロックを一旦
   蓄積するバッファメモリ（１１）を備えたデータ転送制
   御回路であって、 該バッファメモリ（１１）上の第１の記憶領域（２６）
   と第２の記憶領域（２７）を指定するアドレスを交互に
   切替えて送出するアドレス送出手段（２８）を設け、上
   位装置が送出する下位装置の先頭アドレスに基づき下位
   装置に対して所定の量のデータブロックの書込み／読出
   しを行わせるアドレスを作成し、該作成したアドレスを
   該バッファメモリ（１１）上の第１又は第２の記憶領域
   （２６）（２７）を順次交互に選択して記憶させると共
   に、該先頭アドレスから順次、次の所定の量のデータブ
   ロックの書込み／読出しを行わせるアドレスを、該第１
   又は第２の記憶領域（２６）（２７）から読出して下位
   装置に送出し、上位装置が該バッファメモリ（１１）に
   蓄積したデータブロックを下位装置に転送するか、下位
   装置が該バッファメモリ（１１）に蓄積したデータブロ
   ックを上位装置に転送する動作を繰り返し、下位装置で
   エラーが発生した時は、該第１又は第２の記憶領域（２
   ６）（２７）に残された該エラーの発生したアドレスを
   再度送出して、リカバリすることを特徴とするデータ転
   送制御回路。