JPH01291461A - 半導体装置，およびその製造方法 - Google Patents
半導体装置，およびその製造方法Info
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- JPH01291461A JPH01291461A JP63122374A JP12237488A JPH01291461A JP H01291461 A JPH01291461 A JP H01291461A JP 63122374 A JP63122374 A JP 63122374A JP 12237488 A JP12237488 A JP 12237488A JP H01291461 A JPH01291461 A JP H01291461A
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- film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、およびその製造方法に関し、
さらに詳しくは、バイポーラ型半導体集積回路装置（以
下、 ＢＩＰ、ＩＣと呼ぶ）におけるｎｐｎまたはｐｎ
ｐ トランジスタ、およびその製造方法に係るものであ
る。
さらに詳しくは、バイポーラ型半導体集積回路装置（以
下、 ＢＩＰ、ＩＣと呼ぶ）におけるｎｐｎまたはｐｎ
ｐ トランジスタ、およびその製造方法に係るものであ
る。
一般に、Ｂ［Ｐ−ＩＣにおけるトランジスタは、ｐｎ接
合による分離方法９選択酸化技術を用いた酸化膜による
分離方法、または三重拡散技術を用いる分離方法などに
より、電気的に独立された島内に形成される。
合による分離方法９選択酸化技術を用いた酸化膜による
分離方法、または三重拡散技術を用いる分離方法などに
より、電気的に独立された島内に形成される。
従来例によるこの種の半導体装置の製造方法として、こ
Ｓでは、酸化膜分離方法によってｎｐｎ ）ランジスタ
を形成する方法を例にして述べる。しかし、これ以外の
分離方法を用いる場合は勿論のこと、さらには、 ｐｎ
ｐ トランジスタについても適用できることは言うまで
もない。
Ｓでは、酸化膜分離方法によってｎｐｎ ）ランジスタ
を形成する方法を例にして述べる。しかし、これ以外の
分離方法を用いる場合は勿論のこと、さらには、 ｐｎ
ｐ トランジスタについても適用できることは言うまで
もない。
第３図（ａ）ないしくｅ）は従来例によるｎｐｎ トラ
ンジスタの形成方法を主要な工程順に示した断面図であ
る。
ンジスタの形成方法を主要な工程順に示した断面図であ
る。
すなわち、これらの従来例方法各図において、まず、低
不純物濃度のｐ形（ｐ−形）シリコン半導体基板ｌ上に
コレクタ埋込み層となる高不純物協度のｎ形（ｎ＋形）
層２を選択的に形成させた後。
不純物濃度のｐ形（ｐ−形）シリコン半導体基板ｌ上に
コレクタ埋込み層となる高不純物協度のｎ形（ｎ＋形）
層２を選択的に形成させた後。
これらの上にロー形エピタキシャル層３を成長させる（
第３図（ａ））。ついで、下敷酸化膜１０１の上に形成
させた窒化膜２０１をマスクに用い、選択酸化を施して
厚い分離酸化膜１０２を形成させるが、このとき、この
分離酸化膜１０２の下には、同時にチャネルカット用の
ｐ形層４が形成され、かっこのようにして電気的に独立
された島を形成する（第３図（ｂ））。
第３図（ａ））。ついで、下敷酸化膜１０１の上に形成
させた窒化膜２０１をマスクに用い、選択酸化を施して
厚い分離酸化膜１０２を形成させるが、このとき、この
分離酸化膜１０２の下には、同時にチャネルカット用の
ｐ形層４が形成され、かっこのようにして電気的に独立
された島を形成する（第３図（ｂ））。
次に、前記選択酸化用のマスクに用いた窒化膜２０１を
下敷酸化膜１０１と一緒に除去し、改めてイオン注入保
護用の酸化膜１０３を形成させ、フォトレジスト膜（こ
の段階でのフォトレジスト膜は図示省略した）をマスク
として、外部ベース層となる２４層５を選択的に形成さ
せ、かつこのフォトレジスト膜を除去した上で、さらに
、フォトレジスト［３０１を形成させ、このフォトレジ
スト膜３０１をマスクとして、イオン注入法により活性
ベース層となるｐ形層６を選択的に形成させる（第３図
（Ｃ））。
下敷酸化膜１０１と一緒に除去し、改めてイオン注入保
護用の酸化膜１０３を形成させ、フォトレジスト膜（こ
の段階でのフォトレジスト膜は図示省略した）をマスク
として、外部ベース層となる２４層５を選択的に形成さ
せ、かつこのフォトレジスト膜を除去した上で、さらに
、フォトレジスト［３０１を形成させ、このフォトレジ
スト膜３０１をマスクとして、イオン注入法により活性
ベース層となるｐ形層６を選択的に形成させる（第３図
（Ｃ））。
続いて、前記フォトレジスト膜３０１を除去し、通常、
フォスシリケートガラス（ＰＳＧ）からなるパッシベー
ション＠４０１を被着させ、かつ前記イオン注入層とし
てのｐ″″″層５よびｐ形層６のアニールと、このＰＳ
（Ｊ４０１の焼き締めとを兼ねる熱処理を行なって、中
間段階での外部ベース層５１．および活性ベース６１と
したのち、フォトレジスト膜３０２をマスクとするエツ
チングにより、前記ＰＳＧ膜４０１に所要の開口部７０
．および８０を選択的に開口させ、イオン注入法により
エミッタ層となる口ゝ形層７．およびコレクタ電極取出
し層となるｎ＋形層８を形成させる（第３図（ｄ））。
フォスシリケートガラス（ＰＳＧ）からなるパッシベー
ション＠４０１を被着させ、かつ前記イオン注入層とし
てのｐ″″″層５よびｐ形層６のアニールと、このＰＳ
（Ｊ４０１の焼き締めとを兼ねる熱処理を行なって、中
間段階での外部ベース層５１．および活性ベース６１と
したのち、フォトレジスト膜３０２をマスクとするエツ
チングにより、前記ＰＳＧ膜４０１に所要の開口部７０
．および８０を選択的に開口させ、イオン注入法により
エミッタ層となる口ゝ形層７．およびコレクタ電極取出
し層となるｎ＋形層８を形成させる（第３図（ｄ））。
その後、前記各イオン注入層をアニールして、外部ベー
ス層５２．および活性ベース層６２を形成させ、併せて
、エミッタ層７１．およびコレクタ電極取出し層８１を
形成させ、さらに、ベース電極取出し用の開口部５０を
選択的に開口させ、この開口部５０、および前記各開口
部７０．８０に、電極の突板は防止用の金属シリサイド
（白金シリサイドＰｔ−５ｉ。
ス層５２．および活性ベース層６２を形成させ、併せて
、エミッタ層７１．およびコレクタ電極取出し層８１を
形成させ、さらに、ベース電極取出し用の開口部５０を
選択的に開口させ、この開口部５０、および前記各開口
部７０．８０に、電極の突板は防止用の金属シリサイド
（白金シリサイドＰｔ−５ｉ。
パラジウムシリサイドＰｄ−５ｉなど）膜５０１ 、お
よび５０２．５０３を形成させた上で、アルミニウム（
１）のような低抵抗金属によってベース電極配線９．エ
ミッタ電極配線ｌＯ９およびコレクタ電極配線ＩＩを形
成させ（第３図（ｅ））、このようにして、所期の’ｎ
ｐｎトランジスタを構成させるのである。
よび５０２．５０３を形成させた上で、アルミニウム（
１）のような低抵抗金属によってベース電極配線９．エ
ミッタ電極配線ｌＯ９およびコレクタ電極配線ＩＩを形
成させ（第３図（ｅ））、このようにして、所期の’ｎ
ｐｎトランジスタを構成させるのである。
第４図は、この従来例方法によって製造されたｎｐｎ
トランジスタの平面パターン図である。
トランジスタの平面パターン図である。
従来例によるＢＩＰ、ＩＣでのｎｐｎトランジスタは、
以上のように構成されていて、そのエミッタ層７１につ
いては、フォトレジスト膜３０２をマスクとするエツチ
ングで形成される開口部７０を介してエミッタ電極配線
ｌＯに接続させており、このようにエミッタ層７１とエ
ミッタ電極配線ｌＯとの接続を活性領域の範囲内で行な
う構成では、単にエミッタ層７１の配線接続のためだけ
に活性領域の範囲を広く設定する必要があって、結果的
にｎｐｎ ）ランジスタの所要面積を小さくすることが
できず、装置の集積度を十分には向上し得ないものであ
った。
以上のように構成されていて、そのエミッタ層７１につ
いては、フォトレジスト膜３０２をマスクとするエツチ
ングで形成される開口部７０を介してエミッタ電極配線
ｌＯに接続させており、このようにエミッタ層７１とエ
ミッタ電極配線ｌＯとの接続を活性領域の範囲内で行な
う構成では、単にエミッタ層７１の配線接続のためだけ
に活性領域の範囲を広く設定する必要があって、結果的
にｎｐｎ ）ランジスタの所要面積を小さくすることが
できず、装置の集積度を十分には向上し得ないものであ
った。
この発明は、従来のこのような問題点を解消するために
なされたものであって、その目的とするところは、ＢＩ
Ｐ、ＩＣでのトランジスタの所要面積を十分に縮少させ
、その集積度を向上させ得るようにした。この種の半導
体装置、およびその製造方法を提供することである。
なされたものであって、その目的とするところは、ＢＩ
Ｐ、ＩＣでのトランジスタの所要面積を十分に縮少させ
、その集積度を向上させ得るようにした。この種の半導
体装置、およびその製造方法を提供することである。
前記目的を達成するために、この発明に係る半導体装置
、およびその製造方法は、不純物を含有させた多結晶シ
リコンによるサイドウオールからの不純物拡散によりエ
ミッタ層を形成させると共に、このサイドウオールを配
線の一部に用いて、このエミッタ層をエミッタ電極配線
に分離酸化膜上で接続させるようにしたものである。
、およびその製造方法は、不純物を含有させた多結晶シ
リコンによるサイドウオールからの不純物拡散によりエ
ミッタ層を形成させると共に、このサイドウオールを配
線の一部に用いて、このエミッタ層をエミッタ電極配線
に分離酸化膜上で接続させるようにしたものである。
すなわち、この発明は、バイポーラ型半導体集積回路装
置のｎｐｎまたはｐｎｐトランジスタの製造方法におい
て、不純物を含有する多結晶シリコンのサイドウオール
からの不純物拡散によってエミッタ層を形成させると共
に、前記サイドウオールを配線の一部に用い、このエミ
ッタ層をエミッタ電極配線に分離酸化膜上で接続させた
ことを特徴とする半導体装置であり、また、第１導電形
のシリコン半導体基板上に、第２導電形のコレクタ埋込
み層を選択的に形成させ、かつこれらの上部に第１導電
形のエピタキシャル層を成長させた後。
置のｎｐｎまたはｐｎｐトランジスタの製造方法におい
て、不純物を含有する多結晶シリコンのサイドウオール
からの不純物拡散によってエミッタ層を形成させると共
に、前記サイドウオールを配線の一部に用い、このエミ
ッタ層をエミッタ電極配線に分離酸化膜上で接続させた
ことを特徴とする半導体装置であり、また、第１導電形
のシリコン半導体基板上に、第２導電形のコレクタ埋込
み層を選択的に形成させ、かつこれらの上部に第１導電
形のエピタキシャル層を成長させた後。
下敷酸化膜上に形成させた窒化膜をマスクに選択酸化し
て分離酸化膜を形成させる工程と、前記窒化膜、下敷酸
化膜を除去し、フォトレジスト膜を ′マスクに外部ベ
ース層となる部分、酸化膜をマスクに活性ベース層とな
る部分をそれぞれに第１導電形の不純物の注入で順次に
形成させる工程と、前記フォトレジスト膜、酸化膜を除
去し、前記外部ベース層となる部分、活性ベース層とな
る部分の一部を酸化膜で覆い、かつこれらの上部に多結
晶シリコン膜を成長させて第２導電形の不純物を注入す
る工程と、前記多結晶シリコン膜を選択的にエツチング
除去して、前記外部ベース層となる部分、活性ベース層
となる部分の一部を覆う酸化膜の周囲に、不純物を含ん
だ多結晶シリコンのサイドウオールを形成させると共に
、外部ベース層となる側のサイドウオールを除去する工
程と、これらの上部に酸化膜、ＰＳＧ膜を順次に被着さ
せ、かつこの酸化膜、ＰＳＧ膜を通した開口部からの第
２導電形の不純物の注入でコレクタ電極取出し層を形成
させる工程と、前記不純物を注入させた各部のアニール
処理、およびサイドウオールからの不純物拡散処理をな
して、外部ベース層、活性ベース層、コレクタ電極取出
し層、およびエミッタ層をそれぞれ形成させ、さらに、
ベース電極取出し用の開口部、およびサイドウオールの
延長上にある分離酸化膜上でエミッタ電極取出し用の開
口部をそれぞれ選択的に開口させる工程と、前記各開Ｌ
１部を通してベース電極配線、コレクタ電極配線。
て分離酸化膜を形成させる工程と、前記窒化膜、下敷酸
化膜を除去し、フォトレジスト膜を ′マスクに外部ベ
ース層となる部分、酸化膜をマスクに活性ベース層とな
る部分をそれぞれに第１導電形の不純物の注入で順次に
形成させる工程と、前記フォトレジスト膜、酸化膜を除
去し、前記外部ベース層となる部分、活性ベース層とな
る部分の一部を酸化膜で覆い、かつこれらの上部に多結
晶シリコン膜を成長させて第２導電形の不純物を注入す
る工程と、前記多結晶シリコン膜を選択的にエツチング
除去して、前記外部ベース層となる部分、活性ベース層
となる部分の一部を覆う酸化膜の周囲に、不純物を含ん
だ多結晶シリコンのサイドウオールを形成させると共に
、外部ベース層となる側のサイドウオールを除去する工
程と、これらの上部に酸化膜、ＰＳＧ膜を順次に被着さ
せ、かつこの酸化膜、ＰＳＧ膜を通した開口部からの第
２導電形の不純物の注入でコレクタ電極取出し層を形成
させる工程と、前記不純物を注入させた各部のアニール
処理、およびサイドウオールからの不純物拡散処理をな
して、外部ベース層、活性ベース層、コレクタ電極取出
し層、およびエミッタ層をそれぞれ形成させ、さらに、
ベース電極取出し用の開口部、およびサイドウオールの
延長上にある分離酸化膜上でエミッタ電極取出し用の開
口部をそれぞれ選択的に開口させる工程と、前記各開Ｌ
１部を通してベース電極配線、コレクタ電極配線。
およびエミッタ電極配線をそれぞれに形成させる工程と
を含むことを特徴とする半導体装置の製造方法である。
を含むことを特徴とする半導体装置の製造方法である。
従って、この発明においては、不純物を含有させた多結
晶シリコンによるサイドウオールからの不純物拡散によ
ってエミッタ層を形成させ、かっこのサイドウオールを
配線の一部として、エミッタ層をエミッタ電極配線に分
離酸化膜上で接続させているために、このエミッタ層で
の配線接続には輩相当する範囲分だけ活性領域の面積を
縮少できる。
晶シリコンによるサイドウオールからの不純物拡散によ
ってエミッタ層を形成させ、かっこのサイドウオールを
配線の一部として、エミッタ層をエミッタ電極配線に分
離酸化膜上で接続させているために、このエミッタ層で
の配線接続には輩相当する範囲分だけ活性領域の面積を
縮少できる。
以下、この発明に係る半導体装置、およびその製造方法
の一実施例につき、第１図および第２図を参照して詳細
に説明する。
の一実施例につき、第１図および第２図を参照して詳細
に説明する。
第１図（ａ）ないしくｊ）はこの実施例を適用したＢＩ
Ｐ、Ｉ［：でのｎｐｎ トランジスタの形成方法を主要
な工程順に示した断面図、第２図（ａ）ないしくＣ）は
同上実施例方法によって製造される主要な工程でのｎｐ
ｎ）ランジスタの平面パターン図であり、これらの第１
図、第２図実施例において、前記第３図、第４図従来例
と同一符号は同一または相当部分を示している。
Ｐ、Ｉ［：でのｎｐｎ トランジスタの形成方法を主要
な工程順に示した断面図、第２図（ａ）ないしくＣ）は
同上実施例方法によって製造される主要な工程でのｎｐ
ｎ）ランジスタの平面パターン図であり、これらの第１
図、第２図実施例において、前記第３図、第４図従来例
と同一符号は同一または相当部分を示している。
すなわち、この実施例においても、まず、低不純物濃度
のｐ形（ｐ−形、 ｐは、この場合、第１導電形）シリ
コン半導体基板１上に、コレクタ埋込み層となる高不純
物濃度のｎ形（ｎ＋形、ｎは、この場合、第２導電形）
層２を選択的に形成させ、これらの上部にｎ−形エピタ
キシャル層３を成長させる（第１図（ａ））。ついで、
下敷酸化膜１０１の上に形成させた窒化膜２０１をマス
クに用い、選択酸化を施して厚い分離酸化膜１０２を形
成させるが、このとき、この分離酸化膜１０２の上には
、同時に５ チャネルカット用のｐ形層４が形成され、
こ）でも、このようにして電気的に独立された島を形成
する（第１図（ｂ））。
のｐ形（ｐ−形、 ｐは、この場合、第１導電形）シリ
コン半導体基板１上に、コレクタ埋込み層となる高不純
物濃度のｎ形（ｎ＋形、ｎは、この場合、第２導電形）
層２を選択的に形成させ、これらの上部にｎ−形エピタ
キシャル層３を成長させる（第１図（ａ））。ついで、
下敷酸化膜１０１の上に形成させた窒化膜２０１をマス
クに用い、選択酸化を施して厚い分離酸化膜１０２を形
成させるが、このとき、この分離酸化膜１０２の上には
、同時に５ チャネルカット用のｐ形層４が形成され、
こ）でも、このようにして電気的に独立された島を形成
する（第１図（ｂ））。
次に、前記選択酸化用のマスクに用いた窒化膜２０１を
下敷酸化膜１０１と一緒に除去し、改めてイオン注入保
護用の酸化膜＋０３を形成させ、フォトレジスト膜（こ
の段階でのフォトレジスト膜は図示省略した）をマスク
として、外部ベース層となるｐ＋層５を選択的に形成さ
せ、かっこのフォトレジスト膜を除去した乍で、さらに
、フォトレジスト膜３０１を形成させ、このフォトレジ
スト膜３０１をマスクとして、イオン注入法により活性
ベース層となるｐ形層６を選択的に形成させる（第１図
（Ｃ））。
下敷酸化膜１０１と一緒に除去し、改めてイオン注入保
護用の酸化膜＋０３を形成させ、フォトレジスト膜（こ
の段階でのフォトレジスト膜は図示省略した）をマスク
として、外部ベース層となるｐ＋層５を選択的に形成さ
せ、かっこのフォトレジスト膜を除去した乍で、さらに
、フォトレジスト膜３０１を形成させ、このフォトレジ
スト膜３０１をマスクとして、イオン注入法により活性
ベース層となるｐ形層６を選択的に形成させる（第１図
（Ｃ））。
続いて、前記フォトレジスト膜３０１ 、および酸化１
１ＱＩｏ３をそれぞれに除去してから、例えば、減圧Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法などで成長させた酸化膜を、フォトレジスト
＋１５！３０３をマスクにしてエツチングさせることに
より、 ｐ形層６とｐ″″″層５それぞれに一部を覆う
酸化Ｆ！９１を選択的にパターン形成する（第１図（ｄ
）、第２図（ａ））。ついで、前記フォトレジスト膜３
０３を除去した後。
１ＱＩｏ３をそれぞれに除去してから、例えば、減圧Ｃ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法などで成長させた酸化膜を、フォトレジスト
＋１５！３０３をマスクにしてエツチングさせることに
より、 ｐ形層６とｐ″″″層５それぞれに一部を覆う
酸化Ｆ！９１を選択的にパターン形成する（第１図（ｄ
）、第２図（ａ））。ついで、前記フォトレジスト膜３
０３を除去した後。
これらの上部に、同様に減圧ＣＶＤ法などにより多結晶
シリコン膜９２を成長させ、かっこの多結晶シリコン膜
９２にイオン注入法などで、不純物としての砒素を注入
する（第１図（ｅ））。
シリコン膜９２を成長させ、かっこの多結晶シリコン膜
９２にイオン注入法などで、不純物としての砒素を注入
する（第１図（ｅ））。
そして、首記多結晶シリコン膜９２に対し、例えば、Ｒ
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法
などにより、異方性エツチングを施して、前記酸化膜９
■の周囲に、不純物を含んだ多結晶シリコンのサイドウ
オール９０２を形成させ（第１図（ｆ））、また続いて
、フォトレジスト膜３０４をマスクにして、この多結晶
シリコンのサイドウオール９０２を選択的にエツチング
して、面記ｐ＋形層５側の−Ｆ部に存在するサイドウオ
ール９０２を除去する（第１図（ｇ））。
ＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法
などにより、異方性エツチングを施して、前記酸化膜９
■の周囲に、不純物を含んだ多結晶シリコンのサイドウ
オール９０２を形成させ（第１図（ｆ））、また続いて
、フォトレジスト膜３０４をマスクにして、この多結晶
シリコンのサイドウオール９０２を選択的にエツチング
して、面記ｐ＋形層５側の−Ｆ部に存在するサイドウオ
ール９０２を除去する（第１図（ｇ））。
さらに、これらの上部に減圧ＣＶＤ法などによる酸化膜
９３およびＰＳＧ膜４０１を順次に被着させた上で、こ
れらの酸化膜９３およびＰＳＧ膜４０１を通して所要の
開口部８０を選択的に開口させ、かつイオン注入法など
によってコレクタ電極取出し層となるｎ“形層８を選択
的に形成させる（第１図（ｈ））。
９３およびＰＳＧ膜４０１を順次に被着させた上で、こ
れらの酸化膜９３およびＰＳＧ膜４０１を通して所要の
開口部８０を選択的に開口させ、かつイオン注入法など
によってコレクタ電極取出し層となるｎ“形層８を選択
的に形成させる（第１図（ｈ））。
また、前記イオン注入層としてのｐ３層５．ｐ形層６、
およびｎゝ形層８のアニールと、このＰＳＧ膜４０１の
焼き締めと、それに、多結晶シリコンのサイドウオール
９０２からの不純物拡散とを兼ねる熱処理を行なって、
外部ベース層５２．活性ベース層６２゜およびコレクタ
電極取出し層８１とし、かつエミッタ層７１を形成させ
たのち、ベース電極取出し用の開口部５０を選択的に開
口させると共に、サイドウオール９０２の延長上にある
他側の分離酸化膜１０２の部分（第２図（ｂ）に見られ
るように、図示された分離酸化膜＋０２の部分に対して
直角方向にある分離酸化膜１０２の部分に相当する）上
で、エミッタ電極取出し川の開口部９０を選択的に開［
Ｊさせる（ｍ１図（ｉ）、第２図（ｂ））。
およびｎゝ形層８のアニールと、このＰＳＧ膜４０１の
焼き締めと、それに、多結晶シリコンのサイドウオール
９０２からの不純物拡散とを兼ねる熱処理を行なって、
外部ベース層５２．活性ベース層６２゜およびコレクタ
電極取出し層８１とし、かつエミッタ層７１を形成させ
たのち、ベース電極取出し用の開口部５０を選択的に開
口させると共に、サイドウオール９０２の延長上にある
他側の分離酸化膜１０２の部分（第２図（ｂ）に見られ
るように、図示された分離酸化膜＋０２の部分に対して
直角方向にある分離酸化膜１０２の部分に相当する）上
で、エミッタ電極取出し川の開口部９０を選択的に開［
Ｊさせる（ｍ１図（ｉ）、第２図（ｂ））。
その後９面記各開口部５０．８０にあって、電極の突板
は防止用の金属シリサイド（白金シリサイドＰｔ−５ｉ
、パラジウムシリサイドＰｄ−５ｉなど）膜５０１゜５
０３を形成させた上で、アルミニウム（ｉ）のような低
抵抗金属によりベース電極配線９．およびコレクタ電極
配線１１を形成させ、かつ開口部９０にあって、分離酸
化ｙ １０２上で同様に低抵抗金属によりエミッタ電極
配線１００を形成させ（第１図（ｊ）。
は防止用の金属シリサイド（白金シリサイドＰｔ−５ｉ
、パラジウムシリサイドＰｄ−５ｉなど）膜５０１゜５
０３を形成させた上で、アルミニウム（ｉ）のような低
抵抗金属によりベース電極配線９．およびコレクタ電極
配線１１を形成させ、かつ開口部９０にあって、分離酸
化ｙ １０２上で同様に低抵抗金属によりエミッタ電極
配線１００を形成させ（第１図（ｊ）。
第２図（Ｃ））、このようにして、この実施例において
も、所期のｎｐｎ トランジスタを構成させるのである
。
も、所期のｎｐｎ トランジスタを構成させるのである
。
従って、この実施例においては、不純物を含有させた多
結晶シリコンによるサイドウオール９０２からの不純物
拡散により、エミッタ層７１を形成させ、かつこのサイ
ドウオール９０２を配線の一部として、このエミッタ層
７１をエミッタ電極配線１００に、分離酸化膜１０２上
で接続させているために、完成後の活性領域の平面パタ
ーン、ひいては、活性領域の所要面積を、従来例による
第４図に比較するとき、この実施例では、第２図（Ｃ）
に見られる通り、エミッタ層７１での配線接続面積には
Ｘ相当する範囲分だけ縮少できるのであり、また、従来
例の場合、フォトリソグラフィ法などでｐｓｃＨに開口
部を開口させ、この開口部からの不純物のイオン注入、
ならびに拡散でエミッタ層を形成させるのに比較して、
この実施例では、サイドウオール９０２から不純物を拡
散でエミッタ層７１を形成させているために、エミッタ
層７１自体の所要面積をも縮少し得るのである。
結晶シリコンによるサイドウオール９０２からの不純物
拡散により、エミッタ層７１を形成させ、かつこのサイ
ドウオール９０２を配線の一部として、このエミッタ層
７１をエミッタ電極配線１００に、分離酸化膜１０２上
で接続させているために、完成後の活性領域の平面パタ
ーン、ひいては、活性領域の所要面積を、従来例による
第４図に比較するとき、この実施例では、第２図（Ｃ）
に見られる通り、エミッタ層７１での配線接続面積には
Ｘ相当する範囲分だけ縮少できるのであり、また、従来
例の場合、フォトリソグラフィ法などでｐｓｃＨに開口
部を開口させ、この開口部からの不純物のイオン注入、
ならびに拡散でエミッタ層を形成させるのに比較して、
この実施例では、サイドウオール９０２から不純物を拡
散でエミッタ層７１を形成させているために、エミッタ
層７１自体の所要面積をも縮少し得るのである。
なお、前記実施例においては、エミッタ層を形成する不
純物として、こＳでの所要導電形の砒素を用いているが
、そのほかリンなどの不純物であってもよく、また、多
結晶シリコン膜への不純物の導入をイオン注入法により
行なうようにしているが、例えばこの場合、砒素ドープ
ド多結晶シリコンの減圧ＣＶＤ法などによる多結晶シリ
コン膜の形成などの手段を適用することも可能で、それ
ぞれに同様な作用、効果が得られる。
純物として、こＳでの所要導電形の砒素を用いているが
、そのほかリンなどの不純物であってもよく、また、多
結晶シリコン膜への不純物の導入をイオン注入法により
行なうようにしているが、例えばこの場合、砒素ドープ
ド多結晶シリコンの減圧ＣＶＤ法などによる多結晶シリ
コン膜の形成などの手段を適用することも可能で、それ
ぞれに同様な作用、効果が得られる。
（発明の効果）
以上詳述したようにこの発明によれば、バイポーラ型半
導体集積回路装置のｎｐｎまたはｐｎｐ トランジスタ
の製造方法において、不純物を含有する多結晶シリコン
によるサイドウオールからの不純物拡散によってエミッ
タ層を形成させ、このサイドウオールを配線の一部に用
い、このエミッタ層をエミッタ電極配線に対して、分離
酸化膜上て接続させるようにしたので、完成後の活性領
域の所要面積を、従来例の場合に比較して、エミッタ層
での配線接続面積にはＸ相当する範囲分だけ縮少できる
と共に、従来例の場合、フォトリソグラフィ法などでＰ
ＳＧ膜に開口部を開口させ、この開口部からの不純物の
イオン注入、ならびに拡散でエミッタ層を形成させるの
に比較して、このエミッタ層７１自体の所要面積をも縮
少でき、結果的に装置構成におけるトランジスタの所要
面積を可及的に小さくして集積度を格段に向上し得るな
どの優れた特長を有するものである。
導体集積回路装置のｎｐｎまたはｐｎｐ トランジスタ
の製造方法において、不純物を含有する多結晶シリコン
によるサイドウオールからの不純物拡散によってエミッ
タ層を形成させ、このサイドウオールを配線の一部に用
い、このエミッタ層をエミッタ電極配線に対して、分離
酸化膜上て接続させるようにしたので、完成後の活性領
域の所要面積を、従来例の場合に比較して、エミッタ層
での配線接続面積にはＸ相当する範囲分だけ縮少できる
と共に、従来例の場合、フォトリソグラフィ法などでＰ
ＳＧ膜に開口部を開口させ、この開口部からの不純物の
イオン注入、ならびに拡散でエミッタ層を形成させるの
に比較して、このエミッタ層７１自体の所要面積をも縮
少でき、結果的に装置構成におけるトランジスタの所要
面積を可及的に小さくして集積度を格段に向上し得るな
どの優れた特長を有するものである。
第１図（ａ）ないしくｊ）はこの発明の一実施例を適用
したＢＩＰ、ＩＣでのｎｐｎ）ランジスタの形成方法を
主要な工程順に示した断面図、第２図（ａ）ないしくＣ
）は同上実施例方法によって製造される主要な工程での
ｎｐｎトランジスタの平面パターン図であり、また、第
３図（ａ）ないしくｅ）は従来例による同上ＢＩＰ、Ｉ
Ｃでのｎｐｎ ）ランジスタの形成方法を主要な工程順
に示した断面図、第４図は同上従来例方法によって製造
されるｎｐｎ ）ランジスタの平面パターン図である。 １・・・・ｐ形のシリコン半導体基板、２・・・・ｎ″
″形のコレクタ埋込み層、３・・・・ｎ−形のエピタキ
シャル層、４・・・・チャネルカット用のｐ形層、４０
１・・・・パッシベーション膜（ＰＳＧ膜）、５・・・
・外部ベース層となるｐ＋層、５０・・・・ベース電極
取出し用の開口部、５２・・・・外部ベース層、５０１
，５０３・・・・電極の突接は防止用の金属シリサイド
膜、６・・・・活性ベース層となるｐ形層、６２・・・
・活性ベース層、７・・・・エミッタ層となる９３層、
７１・・・・エミッタ層、８・・・・コレクタ電極取出
し層となるｎ′″形層、８ｏ・・・・コレクタ電極取出
し用の開口部、■・・・・コレクタ電極取出し層、９・
・・・ベース電極配線、９ｏ・・・・エミッタ電極取出
し用の開口部、旧・・・・酸化膜、９２・・・・多結晶
シリコン膜、９３・・・・酸化膜、９０２・・・・多結
晶シリコンのサイドウオール、１００・・・・エミッタ
電極配線、１０１・・・・下敷酸化膜、１０２・・・・
分離酸化膜、１０３・・・・イオン注入保護用の酸化膜
、１１・・・・コレクタ電極配線、３０１，３０３，３
０４・・・・フォトレジスト膜。 代理人 大 岩 増 雄 第１０ ＪＪＩ ↓ ↓ １ ８０ ： コレクタ電訴ν取士し用！１町ロ郁９３：ｇ
イｔｐ＄ ４０１： パーｌＶ＜−シ３ン横（ＰＳＧ纜）纂１区 ５０： ベースｔｇ１ａｉし円の用口仰５２・ 外−Ｉ
Ｐ＜−ス層 ６２： 慈・避ベース４に １１ ・ コレクク臀フをご乙（衆 ４０１： パ・ツシベーカシ１１１（ＰＳＧ順）５０
１．５０３ 、 彎Ｊ４の喫稜げ洟°上用つ奮墨ンリ
サイド噴 鶴２図 ９０ ： エミ・ツタ電貧ｉ咽七し’ｆ’４ｑ開口吾Ｐ
第２図 １００： エミッグ電極駒ご瞭
したＢＩＰ、ＩＣでのｎｐｎ）ランジスタの形成方法を
主要な工程順に示した断面図、第２図（ａ）ないしくＣ
）は同上実施例方法によって製造される主要な工程での
ｎｐｎトランジスタの平面パターン図であり、また、第
３図（ａ）ないしくｅ）は従来例による同上ＢＩＰ、Ｉ
Ｃでのｎｐｎ ）ランジスタの形成方法を主要な工程順
に示した断面図、第４図は同上従来例方法によって製造
されるｎｐｎ ）ランジスタの平面パターン図である。 １・・・・ｐ形のシリコン半導体基板、２・・・・ｎ″
″形のコレクタ埋込み層、３・・・・ｎ−形のエピタキ
シャル層、４・・・・チャネルカット用のｐ形層、４０
１・・・・パッシベーション膜（ＰＳＧ膜）、５・・・
・外部ベース層となるｐ＋層、５０・・・・ベース電極
取出し用の開口部、５２・・・・外部ベース層、５０１
，５０３・・・・電極の突接は防止用の金属シリサイド
膜、６・・・・活性ベース層となるｐ形層、６２・・・
・活性ベース層、７・・・・エミッタ層となる９３層、
７１・・・・エミッタ層、８・・・・コレクタ電極取出
し層となるｎ′″形層、８ｏ・・・・コレクタ電極取出
し用の開口部、■・・・・コレクタ電極取出し層、９・
・・・ベース電極配線、９ｏ・・・・エミッタ電極取出
し用の開口部、旧・・・・酸化膜、９２・・・・多結晶
シリコン膜、９３・・・・酸化膜、９０２・・・・多結
晶シリコンのサイドウオール、１００・・・・エミッタ
電極配線、１０１・・・・下敷酸化膜、１０２・・・・
分離酸化膜、１０３・・・・イオン注入保護用の酸化膜
、１１・・・・コレクタ電極配線、３０１，３０３，３
０４・・・・フォトレジスト膜。 代理人 大 岩 増 雄 第１０ ＪＪＩ ↓ ↓ １ ８０ ： コレクタ電訴ν取士し用！１町ロ郁９３：ｇ
イｔｐ＄ ４０１： パーｌＶ＜−シ３ン横（ＰＳＧ纜）纂１区 ５０： ベースｔｇ１ａｉし円の用口仰５２・ 外−Ｉ
Ｐ＜−ス層 ６２： 慈・避ベース４に １１ ・ コレクク臀フをご乙（衆 ４０１： パ・ツシベーカシ１１１（ＰＳＧ順）５０
１．５０３ 、 彎Ｊ４の喫稜げ洟°上用つ奮墨ンリ
サイド噴 鶴２図 ９０ ： エミ・ツタ電貧ｉ咽七し’ｆ’４ｑ開口吾Ｐ
第２図 １００： エミッグ電極駒ご瞭
Claims (2)
- （１）バイポーラ型半導体集積回路装置のｎｐｎまたは
ｐｎｐトランジスタの製造方法において、不純物を含有
する多結晶シリコンのサイドウォールからの不純物拡散
によつてエミッタ層を形成させると共に、前記サイドウ
ォールを配線の一部に用い、このエミッタ層をエミッタ
電極配線に分離酸化膜上で接続させたことを特徴とする
半導体装置。 - （２）第１導電形のシリコン半導体基板上に、第２導電
形のコレクタ埋込み層を選択的に形成させ、かつこれら
の上部に第１導電形のエピタキシャル層を成長させた後
、下敷酸化膜上に形成させた窒化膜をマスクに選択酸化
して分離酸化膜を形成させる工程と、前記窒化膜、下敷
酸化膜を除去し、フォトレジスト膜をマスクに外部ベー
ス層となる部分、酸化膜をマスクに活性ベース層となる
部分を、それぞれに第１導電形の不純物の注入で順次に
形成させる工程と、前記フォトレジスト膜、酸化膜を除
去し、前記外部ベース層となる部分、活性ベース層とな
る部分の一部を酸化膜で覆い、かつこれらの上部に多結
晶シリコン膜を成長させて第２導電形の不純物を注入す
る工程と、前記多結晶シリコン膜を選択的にエッチング
除去して、前記外部ベース層となる部分、活性ベース層
となる部分の一部を覆う酸化膜の周囲に、不純物を含ん
だ多結晶シリコンのサイドウォールを形成させると共に
、外部ベース層となる側のサイドウォールを除去する工
程と、これらの上部に酸化膜、ＰＳＧ膜を順次に被着さ
せ、かつこの酸化膜、ＰＳＧ膜を通した開口部からの第
２導電形の不純物の注入で、コレクタ電極取出し層を形
成させる工程と、前記不純物を注入させた各部のアニー
ル処理、およびサイドウォールからの不純物拡散処理を
なして、外部ベース層、活性ベース層、コレクタ電極取
出し層、およびエミッタ層を形成させ、さらに、ベース
電極取出し用の開口部、およびサイドウォールの延長上
にある分離酸化膜上でエミッタ電極取出し用の開口部を
それぞれ選択的に開口させる工程と、前記各開口部を通
してベース電極配線、コレクタ電極配線、およびエミッ
タ電極配線をそれぞれに形成させる工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122374A JPH01291461A (ja) | 1988-05-18 | 1988-05-18 | 半導体装置，およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122374A JPH01291461A (ja) | 1988-05-18 | 1988-05-18 | 半導体装置，およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01291461A true JPH01291461A (ja) | 1989-11-24 |
Family
ID=14834263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63122374A Pending JPH01291461A (ja) | 1988-05-18 | 1988-05-18 | 半導体装置，およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01291461A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04294545A (ja) * | 1990-12-26 | 1992-10-19 | Philips Gloeilampenfab:Nv | 半導体デバイスおよびその製造方法 |
| US8055154B2 (en) | 2007-09-20 | 2011-11-08 | Fuji Xerox Co., Ltd. | Protection cover, and process cartridge and image forming apparatus using the same |
-
1988
- 1988-05-18 JP JP63122374A patent/JPH01291461A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04294545A (ja) * | 1990-12-26 | 1992-10-19 | Philips Gloeilampenfab:Nv | 半導体デバイスおよびその製造方法 |
| US8055154B2 (en) | 2007-09-20 | 2011-11-08 | Fuji Xerox Co., Ltd. | Protection cover, and process cartridge and image forming apparatus using the same |
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