JPH0418737A - Ｃｃｄ固体撮像素子 - Google Patents
Ｃｃｄ固体撮像素子Info
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- JPH0418737A JPH0418737A JP2122278A JP12227890A JPH0418737A JP H0418737 A JPH0418737 A JP H0418737A JP 2122278 A JP2122278 A JP 2122278A JP 12227890 A JP12227890 A JP 12227890A JP H0418737 A JPH0418737 A JP H0418737A
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- Japan
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- circuit
- capacitor
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＣＤ （電荷移送素子）固体撮像素子に
関し、例えば高感度化を図るＣＣＤ固体撮像素子に利用
して有効な技術に関する。
関し、例えば高感度化を図るＣＣＤ固体撮像素子に利用
して有効な技術に関する。
ＣＣＤ固体撮像素子を用いた固体撮像カメラにおいては
、相関二重サンプリング回路（ＣＤＳ回路）が設けられ
る。これにより、信号電荷を電圧信号に変換する出力回
路でのりセント雑音の除去や１／ｆ雑音の除去が行われ
る。このような相関二重サンプリング回路に関しては、
１９７４年２月、アイイーイーイー ジャーナル オフ
゛ ソリッド−ステーＩ・ ザーキソツ ５Ｃ−９，１
，１−１３（ＩＦＩ’：ＨＪ、ｏｆ ５ｏｌｉｄ−３ｔ
ａｔｅ Ｃ１ｒｃｕｉｔｓ）かある。
、相関二重サンプリング回路（ＣＤＳ回路）が設けられ
る。これにより、信号電荷を電圧信号に変換する出力回
路でのりセント雑音の除去や１／ｆ雑音の除去が行われ
る。このような相関二重サンプリング回路に関しては、
１９７４年２月、アイイーイーイー ジャーナル オフ
゛ ソリッド−ステーＩ・ ザーキソツ ５Ｃ−９，１
，１−１３（ＩＦＩ’：ＨＪ、ｏｆ ５ｏｌｉｄ−３ｔ
ａｔｅ Ｃ１ｒｃｕｉｔｓ）かある。
上記の相関二重サンプリング回路は、ＣＣＤ固体撮像素
子の外部回路として設りられる。そごで、本願発明者に
おいては、相関二重サンプリング回路を内蔵させること
を考えた。この場合、相関−重ザンブリング回路は、そ
れ自体に電圧利得がないからＳ／Ｎの向」二には限界が
ある。特に、高画質化のために多画素化を図った固体撮
像素子では、素子の微細化に伴い読み出し電荷量が少な
くなるからＳ／Ｎが悪くなる。
子の外部回路として設りられる。そごで、本願発明者に
おいては、相関二重サンプリング回路を内蔵させること
を考えた。この場合、相関−重ザンブリング回路は、そ
れ自体に電圧利得がないからＳ／Ｎの向」二には限界が
ある。特に、高画質化のために多画素化を図った固体撮
像素子では、素子の微細化に伴い読み出し電荷量が少な
くなるからＳ／Ｎが悪くなる。
この発明の目的は、Ｓ ／ Ｎの改善を図ったＣＣ１〕
固体撮像素子を提供することにある。
固体撮像素子を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
ずなわら、相関二重サンプリング回路を内蔵させるとと
もに、この相関二重サンプリング回路を通した出力信号
をホールドするキャパシタとして、出力タイミングのと
きにはチャージアップ時より容量値が小さくされる可変
容量素子を用いて電圧増幅作用を行われる。
もに、この相関二重サンプリング回路を通した出力信号
をホールドするキャパシタとして、出力タイミングのと
きにはチャージアップ時より容量値が小さくされる可変
容量素子を用いて電圧増幅作用を行われる。
上記した手段によれば、相関二重ザンプリング回路の内
蔵化により外部回路の簡素化が可能になるとともに可変
容量素子により実質的な信号量を大きくてきるからＳ／
Ｎの改善が可能になる。
蔵化により外部回路の簡素化が可能になるとともに可変
容量素子により実質的な信号量を大きくてきるからＳ／
Ｎの改善が可能になる。
第１図には、この発明に係るＣＣＤ固体撮像素子の一実
施例のブロック図が示されている。同図の各回路ブロッ
ク及び素子ば、公知の半導体集積回路の製造技術により
、学結晶シリコンのような１個の半導体基板上において
形成される。
施例のブロック図が示されている。同図の各回路ブロッ
ク及び素子ば、公知の半導体集積回路の製造技術により
、学結晶シリコンのような１個の半導体基板上において
形成される。
この実施例のＣＣＩ）固体撮像素子は、インターライン
ＣＣＤ型固体撮像素７−１．：向りられており、撮像ア
レイがフメトダイオードと垂直Ｃ０Ｄ（電荷位相素子）
から構成される。ここで、蓄積・転送された信号電荷は
、水平転送シフ］・レジスタとして作用する水平ＣＣＤ
を通してシリアルに出力される。この信号電荷は、その
出力部に設けられている出力キャパシタ（図示せず）に
より電圧信号に変換され、プリアンプ（増幅回路）ＰＡ
により増幅される。
ＣＣＤ型固体撮像素７−１．：向りられており、撮像ア
レイがフメトダイオードと垂直Ｃ０Ｄ（電荷位相素子）
から構成される。ここで、蓄積・転送された信号電荷は
、水平転送シフ］・レジスタとして作用する水平ＣＣＤ
を通してシリアルに出力される。この信号電荷は、その
出力部に設けられている出力キャパシタ（図示せず）に
より電圧信号に変換され、プリアンプ（増幅回路）ＰＡ
により増幅される。
上記プリアンプＰＡは、同図に点線で囲まれた次の回路
にＪ、り構成される。リセソＩ・Ｍ ＯＳ Ｆ Ｅｉ”
Ｑ Ｉは、リセットパルスφ□・によりスイッチ制御
され、それがハイレヘルにされたタイミングでオン状態
となり上記出力キャパシタにリセット電圧ＶＢを与える
。上記出力キャパシタの保持電圧がゲートに供給された
増幅ＭＯＳ Ｆ ＥＴＱ ２と、そのソースに設番ノら
れた負荷ＭＯＳＦＥＴＱ３とは初段のソースフォロワ回
路を構成する。この初段のソースフォロワ回路の出力信
号ば、ＭＯＳＦＥ Ｔ Ｑ ５と、そのソースに設げら
れた負荷ＭＯＳＦ Ｅ Ｔ Ｑ ６とによるなる２段目
のソースフォロワ出力回路を通して次段に出力される。
にＪ、り構成される。リセソＩ・Ｍ ＯＳ Ｆ Ｅｉ”
Ｑ Ｉは、リセットパルスφ□・によりスイッチ制御
され、それがハイレヘルにされたタイミングでオン状態
となり上記出力キャパシタにリセット電圧ＶＢを与える
。上記出力キャパシタの保持電圧がゲートに供給された
増幅ＭＯＳ Ｆ ＥＴＱ ２と、そのソースに設番ノら
れた負荷ＭＯＳＦＥＴＱ３とは初段のソースフォロワ回
路を構成する。この初段のソースフォロワ回路の出力信
号ば、ＭＯＳＦＥ Ｔ Ｑ ５と、そのソースに設げら
れた負荷ＭＯＳＦ Ｅ Ｔ Ｑ ６とによるなる２段目
のソースフォロワ出力回路を通して次段に出力される。
このようなインターラインＣＣＤ型固体撮像素ｆに対し
て、次のような二重サンプリング回路と出力増幅回路が
設けられる。
て、次のような二重サンプリング回路と出力増幅回路が
設けられる。
上記プリアンプＩ）Ａの出力信号は、キャパシタＣＩの
一方の電極に伝えられる。このキャパシタＣＩの他方の
電極と回路の接地電位点との間には、リセットパルスφ
６を受げるリセソ１−Ｍ０３ＦＥ］゛Ｑ７が設けられる
。上記キャパシタＣ１の他方の電極の信号は、転送タイ
ミングパルスφ。によりス・イノ千制御される伝送ゲー
）ＭＯＳＦＥＴＱ８を介して可変容量素子Ｃ２に伝えら
れる。−上記キャパシタＣ１とリセノ１−Ｍ０３ＦＥＴ
Ｑ７とが実質的な相関二重ザンブリング回路ＣＤＳを構
成する。ｌ二足可変容量素子Ｃ２ば、タイミングパルス
φ、によりその容量値が変化する可変容量素子であり、
その容量値の変化を利用した電圧増幅作用を行う増幅回
路Ａ Ｍ Ｐを構成する。
一方の電極に伝えられる。このキャパシタＣＩの他方の
電極と回路の接地電位点との間には、リセットパルスφ
６を受げるリセソ１−Ｍ０３ＦＥ］゛Ｑ７が設けられる
。上記キャパシタＣ１の他方の電極の信号は、転送タイ
ミングパルスφ。によりス・イノ千制御される伝送ゲー
）ＭＯＳＦＥＴＱ８を介して可変容量素子Ｃ２に伝えら
れる。−上記キャパシタＣ１とリセノ１−Ｍ０３ＦＥＴ
Ｑ７とが実質的な相関二重ザンブリング回路ＣＤＳを構
成する。ｌ二足可変容量素子Ｃ２ば、タイミングパルス
φ、によりその容量値が変化する可変容量素子であり、
その容量値の変化を利用した電圧増幅作用を行う増幅回
路Ａ Ｍ Ｐを構成する。
１−配回変容量素子としてのキャパシタＣ２の保持電圧
は、それがゲートに伝えられる増幅ＭＯＳＦＥ Ｔ Ｑ
９とソースに設けられた負荷ＭＯ８ＦＥＴＱＩＯから
なる出力回路ＯＢを通して外部端子ＯＵ Ｔへ送出され
る。
は、それがゲートに伝えられる増幅ＭＯＳＦＥ Ｔ Ｑ
９とソースに設けられた負荷ＭＯ８ＦＥＴＱＩＯから
なる出力回路ＯＢを通して外部端子ＯＵ Ｔへ送出され
る。
第２図には、上配回変容景素子Ｃ２の一実施例の概略素
子構造断面図が示されている。
子構造断面図が示されている。
この実施例の可変容量素子Ｃ２は、Ｍ ＯＳ容量が利用
される。すなわち、デー１−電極を−・方の電極として
、図示しない薄いゲート酸化膜を誘電体として基板Ｐと
の間でゲート容量を構成する。そして、十記ゲート電極
の端部とオーバーラツプするようなＮ゛層を形成して、
これを制御電極とし−ζタイミンクパルスφ、を供給す
る。この構造はＭ ＯＳ Ｆ Ｅ Ｔを構成する一方の
ソース又はドレインを省略したものと同様である。
される。すなわち、デー１−電極を−・方の電極として
、図示しない薄いゲート酸化膜を誘電体として基板Ｐと
の間でゲート容量を構成する。そして、十記ゲート電極
の端部とオーバーラツプするようなＮ゛層を形成して、
これを制御電極とし−ζタイミンクパルスφ、を供給す
る。この構造はＭ ＯＳ Ｆ Ｅ Ｔを構成する一方の
ソース又はドレインを省略したものと同様である。
この可変容量素子の動作の概略は、次の通りである。タ
イミングパルスφゎがハイレベルのときには、ソース領
域と等価なＮ゛層の電位がケ・−ト電極にｌｊ４えられ
る信号電圧に対して同じかそれより高くなるため、ゲー
ト電極下にはチャンネルが形成されず空乏層ができる。
イミングパルスφゎがハイレベルのときには、ソース領
域と等価なＮ゛層の電位がケ・−ト電極にｌｊ４えられ
る信号電圧に対して同じかそれより高くなるため、ゲー
ト電極下にはチャンネルが形成されず空乏層ができる。
このときには、容量素子の容量値はゲート絶縁膜を誘電
体とする比較的大きな容量値にされたＭＯＳ容量と、上
記空乏層を誘電体とする上記Ｎ゛層及び基板Ｐとの間の
接合容量が直列に接続されて、その合成容量の容量値は
小さい値になる。
体とする比較的大きな容量値にされたＭＯＳ容量と、上
記空乏層を誘電体とする上記Ｎ゛層及び基板Ｐとの間の
接合容量が直列に接続されて、その合成容量の容量値は
小さい値になる。
タイミングパルスφゎがロウレベルのときには、ソース
領域と等価なＮ゛層の電位がゲート電極に与えられる信
号電圧に対して、しきい値電圧以下に低くなるため、ゲ
ート電極下には同図に点線で示したようなチャンネルが
形成される。このときには、上記ゲート絶縁膜を誘電体
とするＭＯＳ容量からなる大きな容量値となる。
領域と等価なＮ゛層の電位がゲート電極に与えられる信
号電圧に対して、しきい値電圧以下に低くなるため、ゲ
ート電極下には同図に点線で示したようなチャンネルが
形成される。このときには、上記ゲート絶縁膜を誘電体
とするＭＯＳ容量からなる大きな容量値となる。
第３図には、可変容量素子の他の一実施例の概略素子構
造断面図が示されている。この実施例の可変容量素子は
、制御端ｒとキャパシタの電極が共通化されたＰＮ接合
容量が利用される。すなわち、タイミンクパルスψ。に
よりＮ゛層に高い電圧を与えた状態では、同図に点線で
示した空乏層が広がり容量値が小さくなる。これに対し
て、タイミングパルスφ、によりＮ″層に低い電圧を与
えた状態では同図に点線で示した空乏層が狭くなり容量
値が大きく値に変化する。
造断面図が示されている。この実施例の可変容量素子は
、制御端ｒとキャパシタの電極が共通化されたＰＮ接合
容量が利用される。すなわち、タイミンクパルスψ。に
よりＮ゛層に高い電圧を与えた状態では、同図に点線で
示した空乏層が広がり容量値が小さくなる。これに対し
て、タイミングパルスφ、によりＮ″層に低い電圧を与
えた状態では同図に点線で示した空乏層が狭くなり容量
値が大きく値に変化する。
第４図には、上記第２図に示した可変容量素子を用いた
場合の信号出力動作を説明するだめの動作波形図の一例
が示されている。以下、同図を参照しで、上記第１図に
示した回路の動作を説明する。
場合の信号出力動作を説明するだめの動作波形図の一例
が示されている。以下、同図を参照しで、上記第１図に
示した回路の動作を説明する。
プリアンプＰＡのタイミングパルスφ６・に同期してプ
リアンプＰＡからはリセットレベルと出力レヘルが交互
に出力される。
リアンプＰＡからはリセットレベルと出力レヘルが交互
に出力される。
上記のような出力信号に同期して相関二重サンプリング
用のタイミングパルスφ８とφＧとが形成される。すな
わち、タイミングパルスφ７は、プリアンプＰＡの出力
信号がりセットレベルにされてからハイレベルに変化し
、プリアンプＰＡから読み出し信号に応じた出力レベル
にされる前にロウレベルに変化するようにされる。タイ
ミングパルスφ６ば、プリアンプＰＡの出力信号が出力
レベルにされてからハイレベルに変化し、プリアンプＰ
Ａから読み出し信号がリセットレベルにされる前にロウ
レベルに変化するようにされる。
用のタイミングパルスφ８とφＧとが形成される。すな
わち、タイミングパルスφ７は、プリアンプＰＡの出力
信号がりセットレベルにされてからハイレベルに変化し
、プリアンプＰＡから読み出し信号に応じた出力レベル
にされる前にロウレベルに変化するようにされる。タイ
ミングパルスφ６ば、プリアンプＰＡの出力信号が出力
レベルにされてからハイレベルに変化し、プリアンプＰ
Ａから読み出し信号がリセットレベルにされる前にロウ
レベルに変化するようにされる。
プリアンプＰＡからリセットレベルが出力されるタイミ
ングでタイミングパルスφＲがハイレベルになるため、
ＭＯＳＦＥＴＱ７がオン状態となりキャパシタＣＩには
リセットレベルが蓄積される。続いて、上記ＭＯＳＦＥ
ＴＱ７がオフ状態にされた後に、プリアンプＰＡからは
読み出し電荷に応した出力レヘルが出力される。これに
より、キャパシタＣ１を通して上記リセットレベルを基
準にした出力レベルが出力される。この信号は、タイミ
ングパルスφ６によりオン状態にされるＭｏ ３ Ｆ
Ｅ ｉ” Ｑ ８を通してキャパシタＣ２に伝えられる
。
ングでタイミングパルスφＲがハイレベルになるため、
ＭＯＳＦＥＴＱ７がオン状態となりキャパシタＣＩには
リセットレベルが蓄積される。続いて、上記ＭＯＳＦＥ
ＴＱ７がオフ状態にされた後に、プリアンプＰＡからは
読み出し電荷に応した出力レヘルが出力される。これに
より、キャパシタＣ１を通して上記リセットレベルを基
準にした出力レベルが出力される。この信号は、タイミ
ングパルスφ６によりオン状態にされるＭｏ ３ Ｆ
Ｅ ｉ” Ｑ ８を通してキャパシタＣ２に伝えられる
。
このとき、キャパシタＣ２ば、夕・イミングパルスφ６
がハイレベルになる前にタイミングパルスφ。がロウレ
ベルにされることに応じて比較的大きな容量値を持つよ
うにされる。」二重タイミングパルスφ、のハイレベル
への変化によりＭ ＯＳ ＦＥＴ Ｑ ８がオン状態と
なり、上記比較的大きな容量値を持つようにされたキャ
パシタＣ２にはキャパシタＣＩを通した出力レベルによ
りチャージアップがなされる。この信号の転送が行われ
た後に、タイミングパルスφ。をロウレベルにするごと
によりＭＯ８ＦＥＴＱ８がオフ状態にされ、タイミング
パルスφ、がロウレベルからハイレベルに変化する。こ
れにより１、キャパシタＣ２の容量値は、ゲート電極下
に空乏層が形成されることに応じてその容量値が小さく
変化する。ここて、−点鎖線で示した電圧ＣＶＴは、キ
ャパシタＣ２のしきい値電圧である。
がハイレベルになる前にタイミングパルスφ。がロウレ
ベルにされることに応じて比較的大きな容量値を持つよ
うにされる。」二重タイミングパルスφ、のハイレベル
への変化によりＭ ＯＳ ＦＥＴ Ｑ ８がオン状態と
なり、上記比較的大きな容量値を持つようにされたキャ
パシタＣ２にはキャパシタＣＩを通した出力レベルによ
りチャージアップがなされる。この信号の転送が行われ
た後に、タイミングパルスφ。をロウレベルにするごと
によりＭＯ８ＦＥＴＱ８がオフ状態にされ、タイミング
パルスφ、がロウレベルからハイレベルに変化する。こ
れにより１、キャパシタＣ２の容量値は、ゲート電極下
に空乏層が形成されることに応じてその容量値が小さく
変化する。ここて、−点鎖線で示した電圧ＣＶＴは、キ
ャパシタＣ２のしきい値電圧である。
このように相関二重サンプリング回路における増幅回路
を構成するキャパシタＣ２の容量値が小さく変化するの
に対して上記チャージ量は一定である。したがっζ、増
幅用のキャパシタｃ２における保持電圧Ｖば、■（電圧
） ＝Ｑ （電荷量）／Ｃ（容量値）の関係式から容量
値Ｃが小さくなることに応して増大する。言い換えるな
らば、信号電圧の増幅作用が行われる。
を構成するキャパシタＣ２の容量値が小さく変化するの
に対して上記チャージ量は一定である。したがっζ、増
幅用のキャパシタｃ２における保持電圧Ｖば、■（電圧
） ＝Ｑ （電荷量）／Ｃ（容量値）の関係式から容量
値Ｃが小さくなることに応して増大する。言い換えるな
らば、信号電圧の増幅作用が行われる。
ごのキャパシタＣ２により増幅された信号電圧は、ソー
スフォロワ出力ＭＯＳＦＥＴＱ９を通して外部端子ＯＵ
Ｔから出力される。
スフォロワ出力ＭＯＳＦＥＴＱ９を通して外部端子ＯＵ
Ｔから出力される。
なお、可変容量素子Ｃ２に対して出力ＭＯＳＦＥ ’ｌ
” Ｑ ８のゲート容量やＭＯＳＦＥＴＱ８の出力側の
ソース、ドレイン容量がパラレルに接続されるものであ
る。したがって、実際の増幅作用は上記のようなキャパ
シタＣ２の容量値の変化に上記のような寄生容量を加え
た合成容量値の変化に応じて行われるものである。この
ため、上記増幅率を大きくするためには、上記キャパシ
タＣ２の容量値の変化に対して、上記出力ＭＯＳ Ｆ
ＥＴのゲート容星等の寄生容量値が小さくなるように設
計する必要がある。また、上記のように可変容量素子に
より増幅作用が行われるから、ソース接地増幅回路のよ
うなＩ／ｆ雑音が発生せず、低雑音化が可能になる。
” Ｑ ８のゲート容量やＭＯＳＦＥＴＱ８の出力側の
ソース、ドレイン容量がパラレルに接続されるものであ
る。したがって、実際の増幅作用は上記のようなキャパ
シタＣ２の容量値の変化に上記のような寄生容量を加え
た合成容量値の変化に応じて行われるものである。この
ため、上記増幅率を大きくするためには、上記キャパシ
タＣ２の容量値の変化に対して、上記出力ＭＯＳ Ｆ
ＥＴのゲート容星等の寄生容量値が小さくなるように設
計する必要がある。また、上記のように可変容量素子に
より増幅作用が行われるから、ソース接地増幅回路のよ
うなＩ／ｆ雑音が発生せず、低雑音化が可能になる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）相関二重サンプリング回路を内蔵させるとともに
、この相関二重サンプリング回路を通した出力信号を増
幅する回路を構成する−１−ヤパシタとして、出力タイ
ミングではチャージアップ時より容量値が小さくされる
可変容量素子を設けて電圧増幅作用を行わせることによ
り、相関二重ザンブリング回路の内蔵化に伴い外部回路
の簡素化が可能になるとともに増幅回路を構成する可変
容量素子により実質的な信号量を大きくできるからＳ／
Ｎの改善が可能になるという効果が得られる。
る。すなわち、 （１）相関二重サンプリング回路を内蔵させるとともに
、この相関二重サンプリング回路を通した出力信号を増
幅する回路を構成する−１−ヤパシタとして、出力タイ
ミングではチャージアップ時より容量値が小さくされる
可変容量素子を設けて電圧増幅作用を行わせることによ
り、相関二重ザンブリング回路の内蔵化に伴い外部回路
の簡素化が可能になるとともに増幅回路を構成する可変
容量素子により実質的な信号量を大きくできるからＳ／
Ｎの改善が可能になるという効果が得られる。
（２ン可変容量素子としてＭＯＳ容量を利用することに
より、１． ／ ｆ雑音が発生せず直線性の良い電圧増
幅作用を行われることができるという効果が得られる。
より、１． ／ ｆ雑音が発生せず直線性の良い電圧増
幅作用を行われることができるという効果が得られる。
以上本願発明者によりなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、相関二重サンプ
リング回路は、上記のようなキャパシタとスイッチＭＯ
Ｓ Ｆ ＥＴとの組み合わせにより構成したが、高速化
のためにキャパシタＣＩの出力側にバッファアンプを設
ける等の種々の実施形態を採ることができる。また、可
変容量素子は、タイミングパルスにより容量値が変化す
るものであれば何であってもよい。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、相関二重サンプ
リング回路は、上記のようなキャパシタとスイッチＭＯ
Ｓ Ｆ ＥＴとの組み合わせにより構成したが、高速化
のためにキャパシタＣＩの出力側にバッファアンプを設
ける等の種々の実施形態を採ることができる。また、可
変容量素子は、タイミングパルスにより容量値が変化す
るものであれば何であってもよい。
また、撮像アレイは前記実施例のようなインターライン
型ＣＣＤの他、他の読み出し方式を採るＣ ＣＩ）型固
体撮像素子であってもよい。また、ＣＣ１１）固体撮像
素子は、前記実施例のようなエリアセンザの他ラインセ
ンサを構成するものであってもよい。
型ＣＣＤの他、他の読み出し方式を採るＣ ＣＩ）型固
体撮像素子であってもよい。また、ＣＣ１１）固体撮像
素子は、前記実施例のようなエリアセンザの他ラインセ
ンサを構成するものであってもよい。
この発明は、ＣＣＤ固体撮像素子に広（利用できるもの
である。
である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、相関二重サンプリング回路を内蔵させると
ともに、この相関二重サンプリング回路を通した出力信
号を増幅する回路を構成するキャパシタとして、出力タ
イミングではチャージアップ時より容量値が小さくされ
る可変容量素子を設けて電圧増幅作用を行わせることに
より、相関二重サンプリング回路の内蔵化に伴い外部回
路の簡素化が可能になるとともに増幅回路を構成する可
変容量素子により実質的な信号量を大きくできるからＳ
／Ｎの改善が可能になる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、相関二重サンプリング回路を内蔵させると
ともに、この相関二重サンプリング回路を通した出力信
号を増幅する回路を構成するキャパシタとして、出力タ
イミングではチャージアップ時より容量値が小さくされ
る可変容量素子を設けて電圧増幅作用を行わせることに
より、相関二重サンプリング回路の内蔵化に伴い外部回
路の簡素化が可能になるとともに増幅回路を構成する可
変容量素子により実質的な信号量を大きくできるからＳ
／Ｎの改善が可能になる。
第１図は、この発明に係るＣＣＤ固体撮像素子の一実施
例を示すブロック図、 第２図は、それに用いられる可変容量素子の一実施例を
示す概略素子構造断面図、 第３図は、それに用いられる可変容量素子の他の一実施
例を示す概略素子構造断面図、第４図は、この発明に係
るＣＣＤ固体撮像素子の動作の一例を説明するための波
形図である。 Ｐ Ａ・・プリアンプ、ＣＤＳ・・相関二重ザンブリン
グ回路、八ＭＰ・・増幅回路、ＯＢ・・出力回路。
例を示すブロック図、 第２図は、それに用いられる可変容量素子の一実施例を
示す概略素子構造断面図、 第３図は、それに用いられる可変容量素子の他の一実施
例を示す概略素子構造断面図、第４図は、この発明に係
るＣＣＤ固体撮像素子の動作の一例を説明するための波
形図である。 Ｐ Ａ・・プリアンプ、ＣＤＳ・・相関二重ザンブリン
グ回路、八ＭＰ・・増幅回路、ＯＢ・・出力回路。
Claims (1)
- 【特許請求の範囲】 １、ＣＣＤ転送路から出力される信号電荷を受けて電圧
信号を形成する増幅回路と、この増幅回路の出力信号を
受ける相関二重サンプリング回路と、この相関二重サン
プリング回路を通した出力信号によりチャージアップさ
れ、出力タイミングではチャージアップ時より容量値が
小さくされる可変容量素子と、この可変容量素子に保持
された電圧信号を外部に出力するソースフォロワ出力回
路とを備えてなることを特徴とするＣＣＤ固体撮像素子
。 ２、上記可変容量素子は、ＭＯＳ容量を利用するもので
あることを特徴とする特許請求の範囲第１項記載のＣＣ
Ｄ固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122278A JPH0418737A (ja) | 1990-05-11 | 1990-05-11 | Ｃｃｄ固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122278A JPH0418737A (ja) | 1990-05-11 | 1990-05-11 | Ｃｃｄ固体撮像素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0418737A true JPH0418737A (ja) | 1992-01-22 |
Family
ID=14832006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122278A Pending JPH0418737A (ja) | 1990-05-11 | 1990-05-11 | Ｃｃｄ固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0418737A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940553B1 (en) | 1997-01-28 | 2005-09-06 | Nec Corporation | Solid-state camera including a charge coupled device |
| US6950137B1 (en) | 1999-03-16 | 2005-09-27 | Nec Corporation | Noise reduction circuit for charge coupled imaging device |
| JP2007276661A (ja) * | 2006-04-07 | 2007-10-25 | Hino Motors Ltd | サスペンション構造 |
-
1990
- 1990-05-11 JP JP2122278A patent/JPH0418737A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940553B1 (en) | 1997-01-28 | 2005-09-06 | Nec Corporation | Solid-state camera including a charge coupled device |
| US6950137B1 (en) | 1999-03-16 | 2005-09-27 | Nec Corporation | Noise reduction circuit for charge coupled imaging device |
| JP2007276661A (ja) * | 2006-04-07 | 2007-10-25 | Hino Motors Ltd | サスペンション構造 |
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