JPH01292906A

JPH01292906A - 電流検出回路

Info

Publication number: JPH01292906A
Application number: JP63122057A
Authority: JP
Inventors: Hidesato Horii; 堀井　秀聡; Masayoshi Suzuki; 鈴木　政善
Original assignee: Hitachi Automotive Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Astemo Ltd
Priority date: 1988-05-20
Filing date: 1988-05-20
Publication date: 1989-11-27
Anticipated expiration: 2014-03-10
Also published as: JP2868123B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、複数個のトランジスタを縦続接続した半導体
複合回路における電流検出回路に係り、特に、ダーリン
トン接続された半導体複合回路に好適な電流検出回路に
関する。

［従来の技術］自動車用電装品などの各種の電気的負荷を制御するため
には、パワートランジスタを含む半導体複合回路を用い
る場合が多いが、このとき、精度の良い制御を得るため
には、この負荷に供給されている電流を検出して制御す
るのが望ましい。

ところで、従来は、このような場合には、主として分流
抵抗器を使用するのが通例であったが、分流用の抵抗器
による発熱や電力損失を無くしたいという見地から、例
えば、米国特許筒４，５５３．０８４号明細書により、
半導体複合回路を構成するＭＯＳトランジスタのソース
をマルチ化する方法が提案されている。

この方法は、第２図に示すように、検出すべき電流が流
れるパワーＭＯＳトランジスタ２０に対して電流検出用
のＭＯＳトランジスタ１０を接続し、この電流検出用の
トランジスタ１０のドレインを電流検出端子３０とした
ものである。

負荷電６流工、は２個のＭＯＳトランジスタ１０゜２ｏ
により分流されるので、これら、それぞれのＭＯＳトラ
ンジスタ１０．２０のソースの面積を所定の比１　：　
Ｎ　（Ｎ＞１）となるように設定しておけば、電流検出
端子３０から取出される電流工、。と、上記の比Ｎによ
り負荷電流Ｉ、を算定し、分流抵抗器を用いることなく
、主電流（負荷電流）を検出することができる。

［発明が解決しようとする課題］上記従来技術は、ＭＯＳトランジスタのマルチソース化
が、上記した面積比の正確な設定も含めて、Ｒ造技術的
に容易であることを利用しているものであり、従って、
この方法をバイポーラトランジスタに適用する点につい
て配慮がされておらず、このため、その適用範囲が限ら
れているという問題があった。

本発明の目的は、バイポーラトランジスタも含めて、ど
のようなトランジスタによる半導体複合回路にも適用可
能で、分流用抵抗器を用いることなく、常に高精度の電
流検出が行なえるようにした電流検出回路を提供するこ
とにある。

［課題を解決するための手段］上記目的は、ダーリントン接続されたバイポーラトラン
ジスタ回路などの半導体複合回路において、前段のトラ
ンジスタの一部をマルチエミッタ化又はマルチコレクタ
化し、これらのマルチ化されたエミッタ又はコレクタの
１に流れる電流により主電流を算定することにより達成
される。

［作用］半導体複合回路の前段のトランジスタには、主電流に比
例した電流が流れる。他方、この前段のトランジスタの
マルチ化された複数のエミッタ又はコレクタ相互間には
、上記主電流に比例した電流が分流して現われる。

従って、これら複数のマルチ化されているエミッタ又は
コレクタの１に現われる電流値を見れば。

主電流を検出することができる。

そして、このときエミッタ又はコレクタに現われる電流
の大きさは、後段のトランジスタの電流増幅率の逆数倍
となり、主電流に比して充分に小さな電流値になるため
、電流値検出のために発生する電圧降下や電力損失、発
熱などを充分に抑えることができる。

［実施例］以下、本発明による電流検出回路について、図示の実施
例により詳細に説明する。

第１図は本発明の一実施例で、バイポーラトランジスタ
のダーリントン接続からなる半導体複合回路に本発明を
適用した場合のもので、図において、２個のバイポーラ
トランジスタ（以下、星にトランジスタという）１，２
はダーリントン接続されており、その電流増幅率をｈ　
Ｆｉｘ　＋　ｈ　Ｆｌａｘとする。トランジスタ１は２
個のエミッタＥ工、Ｅ２を有するマルチエミッタ構造に
作られ、それらエミッタＥ１．Ｅ、の面積比はほぼ１に
設定されている。

なお、これは必ずしも１でなくてよいが、バタン設計の
面から考えると同一バタンか使える利点がある。

今、負荷電流１．、が流れているとすると、トランジス
タ２のベースには負荷電流■。の電流増幅率の逆数倍の
電流ＩＬ／ｈｐ’□が流れ込み、これはベース電流■！
ｌ□となる。一方、トランジスタ１の２個のエミッタ電
流、Ｅ２は、それらの面積が等しく設定されているので
、電流検出端子３からはトランジスタ２のベース電流Ｉ
ｎ□と同じ電流が流出する。つまり、工、＝＝ｉ！１２
・ｈｐ□＝Ｉｚｓ”ｈｐ□となるので、１！流検出端子
３から流出する検出電流ｒｘｓをもって負荷電流■、を
代表させることができるのである。

次に、第３図は、本発明の他の一実施例を示したもので
、２個のトランジスタ１，２をダーリントン接続した点
は第１図の実施例と同じであるが、トランジスタ１がマ
ルチコレクタ構造を有し、その２個のコレクタＣ工、Ｃ
２の面積比をほぼ１に設定し、その一方を電流検出端子
３１とした点が異なる。

今、負荷電流工、が流れているとすると、トランジスタ
２のベースにはＩ　、／　ｈ　Ｆｉｌの電流が流れ込む
。そうすると、一般にｈｐｘ＞１であるので、コレクタ
電流工。とエミッタ電流Ｉ２の関係はＩ０弁工Ｅと考え
てよく、トランジスタ１のコレクタに流れ込む電流はト
ランジスタ２のベース電流１□にほぼ等しくなる。また
トランジスタｌの２個のコレクタＣ１，Ｃ，はその面積
が等しく設定されているので、電流検出端子３１にはト
ランジスタ２のベース電流Ｉ５の１／２の電流が流れ込
む。

つまり、Ｉ　ｃ、　＝　ｈ　ｙ！ｚ・工、□弁２・ｈ２
□・Ｉｃｓであるので、この電流検出端子３１に流入す
る検出電流工○をもって負荷電流工、を代表させること
ができる。

そして、この実施例では、コレクタ部をマルチ構造にし
て検出電流を取り出しているので、第１図の実施例に比
べて電流検出端子の電位の範囲を大きく拡大できる（第
１図の実施例では、ベース・エミッタ間電圧に電流検出
端子３の電圧を設定しなければならない）。

これまでの例では、半導体複合回路が、２個のトランジ
スタのダーリントン接続によるものについて説明してき
たが、これは必ずしも本発明の不可欠の条件ではなく、
第４図の実施例のように、初段のトランジスタ１のコレ
クタ４をトランジスタ２のコレクタから独立させても電
流の検出はできる。

また、トランジスタとしてはバイポーラ素子だけでなく
、ＭＯＳ素子あるいはこれらの素子の複合接続でもよい
。

第５図はバイポーラ素子２とＭＯＳ素子１との組合せに
おいて本発明を実施したものである。

さらに、第６図に本発明の他の一実施例を示す。

この実施例は前段のトランジスタ１としてＰＮＰ形を用
いたもので、この実施例によれば、回路全体を集積化し
やすいという効果がある（ＰＮＰのマルチコレクタ構造
あるいはマルチエミッタ構造は、ｒｃとして作りやすい
）。

第７図に本発明を半導体チップに集積化した場合の一実
施例を示す。この実施例は、第１図の回路をバイポーラ
プロセスでＩＣとして実現したもので、トランジスタ１
はｎ型領域９をコレクタ、Ｐ要領域１０をベース、ｎ“
型領域１１をエミッタとして形成され、マルチエミッタ
構造はＰ要領域１０の内部にｎ＋領域１１．１２を２個
作ることで達成され、一方のｎ＋領域１２を電流検出端
子３として用いる。シリコン基板５は端子ＳＢによって
回路の最低電位に接続され、トランジスタ１．２を電気
的に分離する働きをする。

この実施例によれば、回路を集積化できるので、小型化
、高信頼度化の効果が期待できる。

第８図に本発明の半導体チップにおける他の実施例を示
す。この実施例は第６図の回路を第７図の実施例と同様
にしてバイポーラプロセスで実現したもので、トランジ
スタ２の構造は第７図の実施例と同じである。他方、マ
ルチコレクタ構造のＰＮＰ　トランジスタ１は、ベース
に相当するｎ型領域９中にＰ要領域１０，１１．１２を
形成することで実現され、そのうちの１個の領域１２を
検出用として用い、端子３とする。

この実施例によれば、ＰＮＰ　トランジスタのコレクタ
のマルチ構造を容易に作り得る効果がある（ＮＰＮトラ
ンジスタのマルチコレクタ構造を作ることは比較的離し
い）。

［発明の効果］本発明によれば、バイポーラトランジスタによる半導体
複合回路においても、分流用抵抗器を用いることなく、
高精度で電流検出を行なうことができる。

【図面の簡単な説明】

第１図は本発明による電流検出回路の一実施例を示す回
路図、第２図は従来例を示す回路図、第３図、第４図、
第５図、第６図はそれぞれ本発明の他の一実施例を示す
回路図、第７図及び第８図はそれぞれ集積化による本発
明の一実施例を示す説明図である。１・・・・・・前段のトランジスタ、２・・・・・・後
段のトランジスタ、３，３０，３１・・・・・・電流検
出端子。第１図１．２：ＮＰＮトフンジス７３：ｔ、＊検出ｊｓ子第２図第３図第４図第５図第６Ｌ

Claims

【特許請求の範囲】１、前段と後段の少くとも２のトランジスタを備え、前
段のトランジスタの出力で後段のトランジスタを直接制
御するように接続した半導体複合回路において、上記前
段のトランジスタを複数のエミッタからなるマルチエミ
ッタ構造にし、これら複数のエミッタの一方から上記出
力を取出すと共に、他方から取出される電流により上記
半導体複合回路に流れる主電流の値を代表させるように
構成したことを特徴とする電流検出回路。２、前段と後段の少くとも２のトランジスタを備え、前
段のトランジスタの出力で後段のトランジスタを直接制
御するように接続した半導体複合回路において、上記前
段のトランジスタを複数のコレクタからなるマルチコレ
クタ構造にし、これら複数のコレクタのうちの一方に流
入する電流により上記半導体複合回路に流れる主電流の
値を代表させるように構成したことを特徴とする電流検
出回路。３、特許請求の範囲第１項又は第２項において、上記マ
ルチエミッタ構造の複数のエミッタのそれぞれの面積比
と、マルチコレクタ構造のコレクタのそれぞれの面積比
が、いずれもほぼ１に設定されていることを特徴とする
電流検出回路。４、特許請求の範囲第１項又は第２項において、上記半
導体複合回路がダーリントン接続された２個のバイポー
ラトランジスタで構成されていることを特徴とする電流
検出回路。５、特許請求の範囲第１項又は第２項におい
て、上記前段のトランジスタがユニポーラトランジスタ
で、上記後段のトランジスタがバイポーラトランジスタ
であることを特徴とする電流検出回路。