JPH01293760A - データ間引き回路 - Google Patents
データ間引き回路Info
- Publication number
- JPH01293760A JPH01293760A JP63125254A JP12525488A JPH01293760A JP H01293760 A JPH01293760 A JP H01293760A JP 63125254 A JP63125254 A JP 63125254A JP 12525488 A JP12525488 A JP 12525488A JP H01293760 A JPH01293760 A JP H01293760A
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- Japan
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- thinning
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- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はシリアルデータ列からデータの間引きを行い、
縮小したイメージを作成する間引き回路に関するもので
ある。
縮小したイメージを作成する間引き回路に関するもので
ある。
従来の技術
シリアルデータの間引きを行う場合に、間引き率Ｍ／Ｎ
（１≦Ｍ≦Ｎ；Ｍ、Ｎは正の整数）の分母Ｎにより、カ
ウンタを０−Ｎ−１までカウントするＮ進カウンタにセ
ットし、このカウンタの出力と間引き率の分母Ｎ及び分
子ＭとをＲＯＭに入力する。ＲＯＭには間引きの有無を
決定するテーブルが記憶されており、このＲＯＭの出力
によりシリアルデータのサンプリングクロックをゲート
する。そして、このゲートしたクロックによりデータを
取り込みデータの間引きを行う方法が一般に用いられて
いる（例えば、特開昭６１−１９２１５９号公報）。
（１≦Ｍ≦Ｎ；Ｍ、Ｎは正の整数）の分母Ｎにより、カ
ウンタを０−Ｎ−１までカウントするＮ進カウンタにセ
ットし、このカウンタの出力と間引き率の分母Ｎ及び分
子ＭとをＲＯＭに入力する。ＲＯＭには間引きの有無を
決定するテーブルが記憶されており、このＲＯＭの出力
によりシリアルデータのサンプリングクロックをゲート
する。そして、このゲートしたクロックによりデータを
取り込みデータの間引きを行う方法が一般に用いられて
いる（例えば、特開昭６１−１９２１５９号公報）。
第４図は従来の間引き回路の一構成例を示すブロック図
である。同図において、データのサンプリングクロック
をカウントするカウンタ２１は間引き率Ｍ／Ｎの分母Ｎ
の値に応じて０−Ｎ−１までカウントするＮ進カウンタ
にセットされる。ＲＯＭ２２は間引き率Ｍ／Ｎに応じた
間引きパターンを選択し、その間引きパターンをコード
化したデータを出力する。ＲＯＭ２３はカウンタ２１の
出力及びＲＯＭ２２の出力に基づき間引きの有無を決定
する。間引き有りの場合はゲート２４でサンプリングク
ロックをマスクして間引いたクロックを作成し、ラッチ
２５においてこの間引いたクロックでデータをラッチし
てデータの間引きを行う。
である。同図において、データのサンプリングクロック
をカウントするカウンタ２１は間引き率Ｍ／Ｎの分母Ｎ
の値に応じて０−Ｎ−１までカウントするＮ進カウンタ
にセットされる。ＲＯＭ２２は間引き率Ｍ／Ｎに応じた
間引きパターンを選択し、その間引きパターンをコード
化したデータを出力する。ＲＯＭ２３はカウンタ２１の
出力及びＲＯＭ２２の出力に基づき間引きの有無を決定
する。間引き有りの場合はゲート２４でサンプリングク
ロックをマスクして間引いたクロックを作成し、ラッチ
２５においてこの間引いたクロックでデータをラッチし
てデータの間引きを行う。
発明が解決しようとする課題
上記に述べた間引き回路をゲートアレイ等のＬＳＩの内
部に組み込む場合に、ＲＯＭによって間引きの有無が決
定されているため、ＬＳＩ内でのゲートの使用数が大き
くなる。また、間引きの位置を変更出来るようした場合
は、テーブルを複数個持つ必要があり、更にＲＯＭの容
量が増大する欠点がある。
部に組み込む場合に、ＲＯＭによって間引きの有無が決
定されているため、ＬＳＩ内でのゲートの使用数が大き
くなる。また、間引きの位置を変更出来るようした場合
は、テーブルを複数個持つ必要があり、更にＲＯＭの容
量が増大する欠点がある。
本発明はかかる点を鑑みてなされたもので、ＬＳＩ内で
のゲートの使用数を削減し、且つ、ゲートの使用数を増
大させることな（間引きの位置を変更出来るようしたデ
ータ間引き回路を提供することを目的とする。
のゲートの使用数を削減し、且つ、ゲートの使用数を増
大させることな（間引きの位置を変更出来るようしたデ
ータ間引き回路を提供することを目的とする。
課題を解決するための手段
本発明では上記課題を解決するため、シリアルデータの
サンプリングクロックをカウントする第１のカウンタと
、副走査方向のライン数をカウントする第２のカウンタ
と、間引き率Ｍ／Ｎの分子Ｍに応じた間引きパターンを
セットするレジスタと、この第１及び第２のカウンタと
レジスタの値によりデータの間引きの有無を決定する回
路によりサンプリングクロックをマスクするように構成
する。
サンプリングクロックをカウントする第１のカウンタと
、副走査方向のライン数をカウントする第２のカウンタ
と、間引き率Ｍ／Ｎの分子Ｍに応じた間引きパターンを
セットするレジスタと、この第１及び第２のカウンタと
レジスタの値によりデータの間引きの有無を決定する回
路によりサンプリングクロックをマスクするように構成
する。
作 用
本発明は上記した構成により、間引き率の分子Ｍに応じ
た間引きパターンをセットするパターン値を変えること
で、回路規模を増大させることなくデータの間引き位置
を変更することが出来る。
た間引きパターンをセットするパターン値を変えること
で、回路規模を増大させることなくデータの間引き位置
を変更することが出来る。
実施例
第１図は本発明のデータ間引き回路の一実施例を示すブ
ロック図である。
ロック図である。
同図において１は間引き率Ｍ／Ｎに応じた間引き率の分
母Ｎをセットするレジスタ、２は間引き率の分子Ｍに応
じた間引きパターンをセットするレジスタ、３はシリア
ルデータのサンプリングクロックをカウントするカウン
タで、レジスタ１にセットされる間引き率の分母Ｎの値
に従い、Ｏ〜Ｎ−１までカウントしＮ−１の次に０に戻
るＮ進カウンタに設定される。４は副走査方向のライン
数（ラインカウントクロック）をカウントするカウンタ
で、カウンタ３と同様にレジスタ１にセットされる間引
き率の分母Ｎの値に従い、Ｎ進カウンタに設定される。
母Ｎをセットするレジスタ、２は間引き率の分子Ｍに応
じた間引きパターンをセットするレジスタ、３はシリア
ルデータのサンプリングクロックをカウントするカウン
タで、レジスタ１にセットされる間引き率の分母Ｎの値
に従い、Ｏ〜Ｎ−１までカウントしＮ−１の次に０に戻
るＮ進カウンタに設定される。４は副走査方向のライン
数（ラインカウントクロック）をカウントするカウンタ
で、カウンタ３と同様にレジスタ１にセットされる間引
き率の分母Ｎの値に従い、Ｎ進カウンタに設定される。
５．６はセレクタで、セレクタ５はカウンタ３の値によ
り、セレクタ６はカウンタ４の値によりレジスタ２に設
定されたパターンから１ビツトを選択する。７はセレク
タ５．６の出力によりデータのサンプリングクロックの
マスクを行うゲート回路、８はゲート回路７からのをク
ロックによってデータを取り込むラッチである。
り、セレクタ６はカウンタ４の値によりレジスタ２に設
定されたパターンから１ビツトを選択する。７はセレク
タ５．６の出力によりデータのサンプリングクロックの
マスクを行うゲート回路、８はゲート回路７からのをク
ロックによってデータを取り込むラッチである。
以下、同図における間引き率Ｍ／Ｈの分母、分子が最大
１６の範囲で与えられる場合について説明する。レジス
タ１は４ビツトのレジスタで分母−１（Ｎ−１）をセッ
ト、レジスタ２は１６ビツトのレジスタとなり、０〜Ｎ
−１ビツト目までが有効となる。
１６の範囲で与えられる場合について説明する。レジス
タ１は４ビツトのレジスタで分母−１（Ｎ−１）をセッ
ト、レジスタ２は１６ビツトのレジスタとなり、０〜Ｎ
−１ビツト目までが有効となる。
間引き率が２／３の場合について上記の実施例を詳細に
説明する。分母が３であるのでレジスタ１には２をセッ
トする。レジスタ２には３回の内１回間引きが行われる
ようなパターンをＯ〜２ビット目にセットする。例えば
、ビットＯから順に“００１″のパターン（○は間引き
無し、１は間引きあり）をセットする。カウンタ３．４
は、それぞれ３進カウンタに設定され、その値はまずＯ
にセットされる。
説明する。分母が３であるのでレジスタ１には２をセッ
トする。レジスタ２には３回の内１回間引きが行われる
ようなパターンをＯ〜２ビット目にセットする。例えば
、ビットＯから順に“００１″のパターン（○は間引き
無し、１は間引きあり）をセットする。カウンタ３．４
は、それぞれ３進カウンタに設定され、その値はまずＯ
にセットされる。
カウンタ３はサンプリングクロックを、カウンタ４はラ
インカウントクロックをカウントする。
インカウントクロックをカウントする。
また、カウンタ３はラインカウントクロックによりその
値をＯにセットし直す。セレクタ５．６はそれぞれ入力
されるカウンタの値に相当するビットを選択する。従っ
て、セレクタ５はカウンタ３の値がＯまたは１の時は間
引き無しくパターン０）を、カウンタ３の値が２の時は
間引きあり（パターン１）を選択する。セレクタ６も同
様である。
値をＯにセットし直す。セレクタ５．６はそれぞれ入力
されるカウンタの値に相当するビットを選択する。従っ
て、セレクタ５はカウンタ３の値がＯまたは１の時は間
引き無しくパターン０）を、カウンタ３の値が２の時は
間引きあり（パターン１）を選択する。セレクタ６も同
様である。
ゲート回路７はセレクタ５．６の少なくともどちらか一
方が間引きあり（パターン１）を選択している時はサン
プリングクロックをマスクする。
方が間引きあり（パターン１）を選択している時はサン
プリングクロックをマスクする。
両方とも間引き無しくパターン０）を選択している時は
サンプリングクロックを出力する。ラッチ８においてゲ
ート回路７の出力クロックでデータをラッチすることで
主走査方向、副走査方向とも２／３に縮小されたデータ
が得られる。
サンプリングクロックを出力する。ラッチ８においてゲ
ート回路７の出力クロックでデータをラッチすることで
主走査方向、副走査方向とも２／３に縮小されたデータ
が得られる。
第２図は間引き率が２／３の場合のカウンタ、クロック
及びデータの関係を示す図で、ａはサンプリングクロッ
ク、ｂはラインカウントクロック、Ｃはカウンタ３の値
、ｄはカウンタ４の値、ｅはゲート回路７の出力（間引
きクロック）、ｆは入力されるデータ、ｇはラッチ８の
出力（間引きデータ）である。
及びデータの関係を示す図で、ａはサンプリングクロッ
ク、ｂはラインカウントクロック、Ｃはカウンタ３の値
、ｄはカウンタ４の値、ｅはゲート回路７の出力（間引
きクロック）、ｆは入力されるデータ、ｇはラッチ８の
出力（間引きデータ）である。
上記の説明では、間引きのパターンをセットするレジス
タ２に１６ビツトのレジスタ用いたが、分母が一定値以
上の場合はパターンの種類を限定することでレジスタ２
のビット数を削減することが可能である。例えば、ビッ
ト数を１２ビツト（０〜１１ビツト）に限定すると間引
き率の分母が１２までは間引きパターンを任意に設定出
来る。間引き率の分母が１３以上の場合はパターンを共
用して用いる。
タ２に１６ビツトのレジスタ用いたが、分母が一定値以
上の場合はパターンの種類を限定することでレジスタ２
のビット数を削減することが可能である。例えば、ビッ
ト数を１２ビツト（０〜１１ビツト）に限定すると間引
き率の分母が１２までは間引きパターンを任意に設定出
来る。間引き率の分母が１３以上の場合はパターンを共
用して用いる。
第３図（ａ）〜（ｄ）は間引き率の分母が１３以上で、
間引き率が既約分数でな（、均一に間引（場合の間引き
のパターンを記述した図である。Ｏは間引き無し、×は
間引き有りを示す。同図においては、カウンタ３．４の
値が１３の時はＯビット目を、カウンタ３．４の値が１
４の時は４ビツト目を、カウンタ３．４の値が１４の時
は１１ビツト目を、カウンタ３．４の値が１５の時は１
０ビツト目を共用して用いる。間引き率の分母が１３以
上で、間引き率が既約分数の時は、約分して間引き率の
分母を小さ（して用いる。
間引き率が既約分数でな（、均一に間引（場合の間引き
のパターンを記述した図である。Ｏは間引き無し、×は
間引き有りを示す。同図においては、カウンタ３．４の
値が１３の時はＯビット目を、カウンタ３．４の値が１
４の時は４ビツト目を、カウンタ３．４の値が１４の時
は１１ビツト目を、カウンタ３．４の値が１５の時は１
０ビツト目を共用して用いる。間引き率の分母が１３以
上で、間引き率が既約分数の時は、約分して間引き率の
分母を小さ（して用いる。
発明の詳細
な説明したように本発明によれば、主走査方向と副走査
方向の間引きパターンは固定されるが、回路規模を増大
させることなくデータの間引き位置を変更することが出
来る。
方向の間引きパターンは固定されるが、回路規模を増大
させることなくデータの間引き位置を変更することが出
来る。
第１図は本発明のデータ間引き回路の一実施例を示すブ
ロック図、第２図は間引き率が２／３の場合のカウンタ
、クロック及びデータの関係図、第３図は間引き率の分
母が１３以上で均一に間引く場合の間引きのパターンの
説明図、第４図は従来の間引き回路の一構成例を示すブ
ロック図である。 １．２・・・レジスタ、３．４・・・カウンタ、５．６
・・・セレクタ、７・・・ゲート回路、８・・・ラッチ
。 代理人の氏名 弁理士 中尾敏男 ほか１名第３図 ／／／３ Ｘ ｘＸ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ
Ｘ Ｘ ＯＸ第 ３ 図 （ｂン １／／４ ＸＸＸＸＸＸＸＸＸＸＸ０ＸＸＣＩ ／／／、５ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ
Ｘ○×′Ｘｘ×第３図 （ｄ−）
ロック図、第２図は間引き率が２／３の場合のカウンタ
、クロック及びデータの関係図、第３図は間引き率の分
母が１３以上で均一に間引く場合の間引きのパターンの
説明図、第４図は従来の間引き回路の一構成例を示すブ
ロック図である。 １．２・・・レジスタ、３．４・・・カウンタ、５．６
・・・セレクタ、７・・・ゲート回路、８・・・ラッチ
。 代理人の氏名 弁理士 中尾敏男 ほか１名第３図 ／／／３ Ｘ ｘＸ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ
Ｘ Ｘ ＯＸ第 ３ 図 （ｂン １／／４ ＸＸＸＸＸＸＸＸＸＸＸ０ＸＸＣＩ ／／／、５ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ Ｘ
Ｘ○×′Ｘｘ×第３図 （ｄ−）
Claims (2)
- （１）シリアルデータの間引き率Ｍ／Ｎ（１≦Ｍ≦Ｎ；
Ｍ、Ｎは正の整数）に応じた間引き率の分母Ｎをセット
する第１のレジスタと、間引き率の分子Ｍに応じた間引
きパターンをセットする第２のレジスタと、前記シリア
ルデータのサンプリングクロックをカウントする第１の
カウンタと、副走査方向のライン数をカウントする第２
のカウンタと、前記第１及び第２のカウンタと前記第２
のレジスタの値によりデータの間引きの有無を決定する
手段とを具備し、前記間引きの有無を決定する手段の出
力により前記サンプリングクロックをゲートすることを
特徴とするデータ間引き回路。 - （２）間引き率の分子Ｍに応じた間引きパターンの一部
を共用化して用いることを特徴とする特許請求の範囲第
１項記載のデータ間引き回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125254A JPH01293760A (ja) | 1988-05-23 | 1988-05-23 | データ間引き回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63125254A JPH01293760A (ja) | 1988-05-23 | 1988-05-23 | データ間引き回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01293760A true JPH01293760A (ja) | 1989-11-27 |
Family
ID=14905557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63125254A Pending JPH01293760A (ja) | 1988-05-23 | 1988-05-23 | データ間引き回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01293760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006154498A (ja) * | 2004-11-30 | 2006-06-15 | Matsushita Electric Ind Co Ltd | フォーマット変換装置、フォーマット変換方法、並びにフォーマット変換装置を用いた画像表示装置及びその画像表示方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064527A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | 直列デ−タの間引方式 |
| JPS61192159A (ja) * | 1985-02-20 | 1986-08-26 | Matsushita Electric Ind Co Ltd | デ−タ間引回路 |
| JPS6236975A (ja) * | 1985-08-09 | 1987-02-17 | Toshiba Corp | 画像縮小回路 |
-
1988
- 1988-05-23 JP JP63125254A patent/JPH01293760A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064527A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | 直列デ−タの間引方式 |
| JPS61192159A (ja) * | 1985-02-20 | 1986-08-26 | Matsushita Electric Ind Co Ltd | デ−タ間引回路 |
| JPS6236975A (ja) * | 1985-08-09 | 1987-02-17 | Toshiba Corp | 画像縮小回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006154498A (ja) * | 2004-11-30 | 2006-06-15 | Matsushita Electric Ind Co Ltd | フォーマット変換装置、フォーマット変換方法、並びにフォーマット変換装置を用いた画像表示装置及びその画像表示方法 |
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