JPH01295168A - アナログメータ駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は入力されるパルス頻度をアナログ表示するアナ
ログメータ駆動回路に関する。本発明のアナログメータ
駆動回路はたとえば、タコメータやスピードメータなど
に適用することができる。

［従来の技術〕 従来、パルス出力型式の車速センサからのパルス信号を
アナログ信号に変換してアナログ型式のスピードメータ
に出力するアナログメータ駆動回路が知られている。

このアナログメータ駆動回路は、車速センサから車速に
反比例づ−るパルス素間隔をもつパルス信号を受け取り
、各パルス素間隔をデジタルに計測するパルス素間隔計
測手段と、直前のパルス素間隔に反比例するパルス頻度
信号をデジタル出力するパルス頻度演算手段と、パルス
頻度信号をＤ／−２＝ △変換してアナログスピードメータに出力するアナログ
信号出力手段とから構成されており、一般にマイクロコ
ンピュータ装置で構成されている。

第９図にこのアナログメータ駆動回路の信号波形図を示
す。

このアナログメータ駆動回路では、車速センサから受け
取った車速パルスの立上がりエツジｔｏ、ｔ２及び立ち
下がりエツジｔ１に信号パルスが形成され、各パルス素
間隔Ｔ１、Ｔ２、Ｔ３が計測される。そしてｔｌからｔ
２の時間にはパルス素間隔Ｔ１の逆数に比例するアナロ
グ信号電圧ｖ１がスピードメータに出力される。同様に
ｔ２からｔ３の時間にはパルス素間隔Ｔ２の逆数に比例
するアナログ信号電圧ｖ２がスピードメータに出力され
、以下同様にアナログ信号電圧がスピードメータ出力さ
れ、車速かアナログ表示される。なお第９図において、
車速が速くなる場合にはパルス素間隔が短くなり、車速
が遅くなる場合には、パルス素間隔は長（なる。

［発明が解決しようとする課題］ ＝　　３　− しかしながら上記した従来のアナログメータ駆動回路は
、車速の急減速時において第９図の時点ｔ２の前後に見
られるように、スピードメータへ出力されるアナログ信
号電圧がステップ状に大きく変化し、スピードメータの
針が不自然に動くという不具合があった。

また、このような不具合は、前記したスピードメータ駆
動用のアナログメータ駆動回路だけでなく、パルス出力
型式のセンυから出力されるパルスの発生頻度（即ち直
前のパルス素間隔の逆数）をアナログ表示する他のアナ
ログメータ駆動回路においても存在した。

本発明はこのような課題に鑑みなされたものであり、入
力されるパルス信号の頻度減少く即ちパルス素間隔の大
幅な拡延）に対してより自然に追従可能なアナログメー
タ駆動回路を提供することを目的とするものである。

［課題を解決するための手段］ 本発明のアナログメータ駆動回路は、不定間隔で入力さ
れるパルス信号を受け取り、前記パルス信号の各パルス
間のパルス素間隔を計測するパルス素間隔計測手段と、
所定前に求められた１個または２個以上のパルス素間隔
より基準パルス間隔を求める基準パルス計測手段と、次
に入力される次回パルスが直前の基準パルス間隔に等し
い時間内に入力されなかったことにより、次回のパルス
素間隔が直前の基準パルス間隔よりも拡延していること
を検出するパルス素間隔拡延検出手段と、前記拡延を検
出しない期間には直前の基準パルス間隔に反比例し、か
つ前記拡延の検出期間には所定の拡延期間毎に直前の基
準パルス間隔と拡延された間隔の和に反比例するパルス
頻度信号をデジタル出力するパルス頻度演算手段と、パ
ルス頻度信号をアナログ信号に変換してアナログメータ
に出力するアナログ信号出力手段とからなることを特徴
とする。

ここで、パルス素間隔は、隣接するパルス間のパルス周
期（即ち、パルス幅＋パルス間隔）とすることができる
。またパルス素間隔は、入力されるパルス信号の形態に
よっては、パルス幅とバルス間隔の両方により構成する
こともできる。

次回パルスは、入力されたパルス信号の次に入力される
パルスである。

次回のパルス素間隔とは、直前のパルスと次回のパルス
との間のパルス素間隔をいう。

基準パルス間隔は、以前のパルス素間隔から選択乃至合
成された拡延検出用のパルス間隔をいう。

直前の基準パルス間隔は、選択乃至合成された最新の基
準パルス間隔をいう。

［作用］ 本発明のアナログメータ駆動回路において、パルス素間
隔計測手段は、入力されるパルス信号のパルス素間隔を
計測する。基準パルス計測手段は、前に入力された所定
の１個または２個以上のパルス素間隔から、パルス素間
隔の拡延検出用の基準パルス間隔を形成する。パルス素
間隔拡延検出手段は、次回パルスが直前の基準パルス間
隔（即ち現在設定されているパルス素間隔）に等しい時
間内に入力されなかったことを検出して、次回のパルス
素間隔（即ち現在計測中のパルス素間隔）が直前の基準
パルス間隔よりも拡延していることを検出する。パルス
頻度演算手段は、拡延の非検出期間には直前の基準パル
ス間隔に反比例し、かつ拡延の検出期間には所定の拡延
期間毎に直前の基準パルス間隔と拡延された間隔の和に
反比例するパルス頻度信号をデジタル出力する。アナロ
グ信号出力手段はパルス頻度信号をアナログ信号に変換
してアナログメータに出力する。

即ち、本発明のアナログメータ駆動回路では、次回のパ
ルス素間隔（即ち現在計測中のパルス素間隔）が直前の
基準パルス間隔（即ち現在設定されている基準パルス間
隔）より広い場合には、所定の拡延期間毎に直前の基準
パルス間隔と拡延された間隔の和に反比例するパルス頻
度信号をデジタル出力するので、得られるパルス頻度信
号及びそのＤ／Ａ変換後のアナログ信号は、信号パルス
の間隔増加に対して清らかに追従することが可能となる
。

［実施例］ まず、本発明の一実施例のアナログメータ駆動回路を使
用する自動車用車速表示装置を第２図に示す。

この装置は、自動車の車軸（図示せず）に連結されてそ
の回転を検出する車速センサ１００と、車速センサ１０
０から車速パルスを受け取りアナログメータ駆動回路１
０にパルス信号を出力するパルス成形用のパルスエツジ
検出回路１０３と、アナログ信号電圧を出力するアナロ
グメータ駆動回路１０と、アナログメータを構成するス
ピードメータ２００とから構成されている。

車速センサ１００は、前記車軸に連結され２対の磁極（
Ｎ、Ｓ、Ｎ、Ｓ）をもつ回転磁石部１０１と、回転磁石
部１０１に近接して配置され磁束変化により車速パルス
を発生するリードスイッチ１０２とから構成されており
、各磁極（Ｎ、Ｓ。

Ｎ、Ｓ）がリードスイッチ１０２から離れるに期間（た
とえばＴ１、Ｔ３）に車速パルスを出力し、各磁極（Ｎ
、Ｓ、Ｎ、Ｓ）がリードスイッチ１０２に近接する期間
（たとえばＴ２）に車速パルスを出力しないように構成
されている。

パルスエツジ検出回路１０３は、入力されるパルス信号
の立上がり及び立ち下がり即ち、パルスエツジを検出し
て鋭い信号パルスを出力する回路である。

スピードメータ２００は、交差コイル式または可動コイ
ル式のスピードメータであり、入力されるアナログ信号
電圧に比例する車速を表示する構成となっている。

このアナログメータ駆動回路１０の機能構成を第１図に
示す。

このアナログメータ駆動回路１０は、パルスエツジ検出
回路１０３（第２図参照）から不定間隔で入力されるパ
ルス信号を受け取りパルス信号の各パルス間のパルス素
間隔を計測するパルス素間隔計測手段と、１個または２
個以上のパルス素間隔より基準パルス間隔を求める基準
パルス計測手段と、次に入力される次回パルスが直前の
基準パルス間隔（最新の基準パルス間隔）に等しい時間
内に入力されなかったことにより、現在計測中である次
回のパルス素間隔が直前の基準パルス間隔よりも拡延し
ていることを検出するパルス素間隔拡延検出手段と、拡
延の非検出期間には直前の基準パルス間隔に反比例し、
かっ拡延の検出期間には所定の拡延期間毎に直前の基準
パルス間隔と拡延された間隔の和に反比例するパルス頻
度信号をデジタル出力するパルス頻度演算手段と、パル
ス頻度信号をアナログ信号に変換してアナログメータに
出力するアナログ信号出力手段として機能するマイクロ
コンピュータ装置により構成されている。

このアナログメータ駆動回路１０及びパルスエツジ検出
回路１０３のブロック図を第３図に示す。

このアナログメータ駆動回路１０は、データバスでデー
タ交換可能に接続されたカウンタ１と、遅延レジスタ２
と、演算論理回路（ＡＬＵ＞３と、出力インタフェース
４と、パルスエツジ検出回路１０３から出力されるパル
ス信号を受け取る内部制御用のコントローラ５と、カウ
ンタ１にクロックパルスを送るクロックジェネレータ６
と、コントローラ５に制御されて２ｍ５ｅｃの時間遅延
信−１〇　　− 号を発生するタイマ９とから構成されている。

出力インタフェース４は、データバスを介してＡＬｔＪ
３から送られるデジタル信号をアナログ信号電圧に変換
するＤ／Ａ変換器（図示せず）、得たアナログ信号電圧
をサンプルホールドするサンプルホールド回路（図示せ
ず）、及びサンプルホールド回路から出力されるアナロ
グ信号電圧を電力増幅してスピードメータ１００に出力
するドライバアンプ（図示せず）を内蔵している。

なお、出力インターフェイス４以外の他の各構成要素は
良く知られているので説明を省略する。

このアナログメ〜り駆動回路１０の動作を、第４図のフ
ローチャート、第５図の信号波形図により説明する。

まず、初期設定しく５１０１）、パルスエツジ検出回路
１０３から信号パルスが入力したかどうかを調べ（Ｓ１
０２）、入力すればカウンタ１の計数値（基準パルス間
隔Ｃｍ）を遅延レジスタ２に書込んだ後でカウンタ１を
リセットしく３１０３）、入力していなければ５１０２
に戻る。

８１０４で、基準パルス間隔ＣｍをＡ　ｌ−Ｕ　３に内
蔵のレジスタ（図示せず）に出力する。この基準パルス
間隔Ｃｍは、後のステップでパルス素間隔の拡延を検出
するために使用づるデータであり、本実施例では、遅延
レジスタ２に書込まれた計数値（即ち、直前のパルス素
間隔）を採用している。

５１０５ｒ、デジタル車速値Ｖａ＝１／Ｃｍを計算して
出力インタ−フェイス４に送り、出力インターフェイス
４は、内蔵の前記Ｄ／Ａ変換器（図示せず）でデジタル
車速値■ａをアナログ信号電圧に変換し、内蔵の前記サ
ンプルホールド回路（図示せず）で次のデジタル車速値
ｖａが入力されるまでアナログ信号電圧をサンプルホー
ルドし、内蔵の前記ドライバアンプ（図示せず）でこの
アナログ信号電圧を電ノコ増幅してスピードメータ１０
０に出力する。

次の５１０６で、カウンタ１によりカウント中の次回パ
ルス素間隔Ｃｎが、直前の基準パルス間隔Ｃｍより大ぎ
いかどうかを判別し、Ｏｎ≦Ｃｍであれば車速は低速化
していないので、エツジパルスが入力したかを確認しく
５１０７）、エツジパルスが入力していなければ５１０
６に戻る。また、エツジパルスが入力していれば８１０
３に戻り、新しいパルス素間隔を創始する。

５１０６でＯｎ＞Ｃｍであれば車速は低速化しているの
で、予め２ｍ５ｅｃの遅延（拡延期間）をセットされた
タイマー９をスタートさせた（８１０８）後、エツジパ
ルスが入力したかを確認しく５１０９）、エツジパルス
が入力していれば５１０３に戻り、エツジパルスが入力
していなければタイマー９がオフしたかどうかを調べ（
Ｓ１１０）、タイマー９がオフしていなければ、５１０
９に戻る。５１１０で、タイマー９がオフしていれば、
デジタル車速値Ｖｂ＝１／Ｃｎを計算して出力インター
フェイス４に送る。出力インターフェイス４は５１０５
の場合と同様にデジタル車速値をアナログ信号電圧に変
換し、サンプルホールドし、電力増幅してスピードメー
タ１００に出力し、その後で再び５１０６に戻り、以下
、次のエツジパルスが入力されるまで２ｍ５ｅｃ毎に上
記動作を実行する。

車速か低速化している場合の信号波形を第５図の信号波
形図により説明する。

車速センサ１００から車速パルスを受（プ取ったパルス
エツジ検出回路１０３は時点ｔｏ、ｔ１、ｔ２にパルス
信号を出力覆る。時点ｔ１においてコントローラ５にパ
ルス信号が入力すると、カウントされたパルス素間隔Ｔ
１　（＝ｔＯ〜ｔ１）がカウンタ１から遅延レジスタ２
を介してＡＬＵ３に送られ、ＡＬＵ３はパルス素間隔Ｔ
１に反比例するアナログ信号電圧Ｖ１（車速Ｖａ）をス
ピードメータ２００に出力する。

その後、現在カウント中のパルス素間隔Ｔ２が遅延レジ
スタ２に設定された基準パルス間隔Ｃｍく−パルス素間
隔Ｔ１）に等しくなる時点ｔ１０で、タイマー９が作動
を開始し、タイマー９がオフする時点ｔ１１　（−ｔ１
０＋２ｍ５ｅｃ）に、カウンタ１の現在の計数値Ｃｎ＝
ｔ１１−ｔ１＝Ｃｍ＋２ｍ５ｅｃに反比例するアナログ
信号電圧Ｖ１１が出力される。また、タイマー９がオフ
する時点ｔ１２　（−ｔｌＯ＋４ｍ５ｅＣ）に、カウン
タ１の現在の計数値Ｃｎ＝ｔ１２−ｔ１＝Ｃｍ→−４ｍ
５ｅｃに反比例するアナログ信号電圧ｖ１２が出力され
る。以下同様にして１時点ｔ１３〜ｔ１４にアナログ信
号電圧Ｖ１３〜Ｖ１４が出力される。

その後、時点ｔ２にパルス信号が入力すると、パルス素
間隔Ｔ２　（＝ｔ２−ｔ１　）がカウンタ１から遅延レ
ジスタ２を介してＡＬＵ３に送られ、遅延レジスタ２に
は基準パルス間隔としてパルス素間隔Ｔ２が設定され、
そしてパルス素間隔Ｔ２に反比例するデジタル信号電圧
ｖ２が出力インターフェイス４から出力される。

以上本実施例のアナログメータ駆動回路によれば、現在
計測している次回のパルス素間隔が直前のパルス間隔を
超過した場合に、２ｍ５ｅｃ毎にカウンタ１の現在の計
数値に反比例するアナログ信号電圧を出力しているので
、スピードメータ２００の針は従来より自然な動作が可
能となる。

実施例２ −　１５　　＝ 本発明の他の実施例のアナログメータ駆動回路を第６図
のブロック回路図及び第７図のパルス波形図により説明
する。

このアナログメータ駆動回路は、実施例１の装置と同様
に、カウンタ１、遅延レジスタ２、演算論理回路（ＡＬ
Ｕ）３、出力インタフェース４、コントローラ５、クロ
ックジェネレータ６、及びタイマ９とから構成されてい
る他、カウンタ１と遅延レジスタ２との間に計数値を遅
延するだめのバッファレジスタ７が付加されている点が
実施例１の装置と異なっている。

このバッファレジスタ７は、カウンタ１から計数値を受
け取るレジスタＲ１と、レジスタＲ１から計数値を受け
取るレジスタＲ２と、レジスタＲ２から計数値を受け取
るレジスタＲ３と、レジスタＲ３から計数値を受け取る
レジスタＲ４と、レジスタＲ４から計数値を受け取るレ
ジスタＲ５と、レジスタＲ５から計数値を受け取るレジ
スタＲ６と、レジスタＲ６から計数値を受け取り遅延レ
ジスタ２に計数値を出力するレジスタＲ７とからなる。

各レジスタＲ１〜Ｒ７はそれぞれシフトレジスタとして
動作するようにコントローラ５により制御され、パルス
信号がパルスエツジ検出回路１０３からコントローラ５
に入力する毎に、ルージス９段だけ各レジスタの計数値
はシフトされる。

第２図に示す車速センサ１００は、第７図に示すように
、その１回転において４個の車速パルスを出力し、その
結果パルスエツジ検出回路１０３は車速センサ１００が
１回転する間に車速パルスのパルス幅Ｔａ及びパルス間
隔１’−ｂに対応するパルス素間隔で８個のパルス信号
を出力する。これらの８個のパルス信号により区分され
る各パルス素間隔Ｔ１〜Ｔ８が車速センサ１００の１回
転周期を構成している。

従って、第６図の遅延レジスタ２に設定されている基準
パルス間隔Ｃｍは、車速センサ１００の１回転周期前の
パルス素間隔となり、５１０６における拡延の検出では
、蜆在カウント中のカウンタ１の計数値Ｃｎが、この１
回転周期前のパルス素間隔と比較される。従って、車速
センサ１００の各磁極（Ｎ、Ｓ、Ｎ、Ｓ）の幅や間隔の
ばらつきによるアナログメータの針の誤ったふれを防止
することができる。

その他、基準パルス間隔Ｃｍとして、前記説明した直前
のパルス素間隔や１回転周期前のパルス素間隔の他に、
入力済みの隣接する複数のパルス素間隔の平均値などを
採用することも可能である。

実施例３ 本実施例のアナログメータ駆動回路は、後述する係数Ｋ
を記憶するレジスタ（図示せず）をもつ他は実施例１の
アナログメータ駆動回路（第３図参照）と同じ構成をも
つ。

このアナログメータ駆動回路の動作は、そのフローチャ
ートである第８図に示すように、第４図のステップ５１
１１の後にステップ５１１２及び５１１３を追加した点
が第４図のフローチャートと異なっている。ただし、係
数には３１０１で１に設定される。

即ち、５１１２で基準パルス素間隔Ｃｍに２ｍ５ｅＣｘ
Ｋを加算して基準パルス素間隔Ｃｍとし、−１８＝ ５１１３で係数Ｋに１を加算して新たなＫとしている。

更に、本実施例では５１０６において、現在カウント中
の次回パルス素間隔Ｃｎと遅延レジスタ２に設定されて
いる直前の基準パルス間隔Ｃｍとの差（Ｃｎ−Ｃｍ）を
求め、その差（Ｃｎ−Ｃｍ）が所定値Δ王より大きい場
合に８１０８に進み、そうでない場合に８１０７に進む
ようにしている。

ただし、Δ丁は各磁極（Ｎ、Ｓ、Ｎ、Ｓ）のばらつきに
よるパルス素間隔の多少の変動（通常走行速度における
）より多少広く設定されている。

従って、本実施例では、車速センサ１００の各磁極（Ｎ
、５ＳＮＳＳ）のばらつきによるパルス素間隔の多少の
変動があっても、それらが差（Ｃｎ−Ｃｍ）より小さい
限り、スピードメータ２００の針は変動しないようにす
ることができる。

［発明の効果］ 以上説明したように本発明のアナログメータ駆動回路は
、現在計測途中の次回パルス素間隔が直前の基準パルス
間隔よりも拡延していることを検出するパルス素間隔拡
延検出手段と、前記拡延を検出しない期間には直前の前
記パルス素間隔に反比例し、かつ前記拡延の検出期間に
は基準パルス間隔と拡延期間の和に反比例するパルス頻
度信号をデジタル出力するパルス頻度演算手段とを具備
しているので、次回パルス素間隔が直前の基準パルス間
隔よりも拡延する場合に、前記拡延に応じたパルス頻度
信号をアナログメータに出力することができ、信号パル
スの頻度が低下する場合に滑らかなアナログ信号を出力
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のアナログメータ駆動回路１
０の機能構成を示す機能ブロック図、第２図はこのアナ
ログメータ駆動回路を使用する自動車用車速表示装置の
ブロック図、第３図は第１図のアナログメータ駆動回路
のブロック回路図、第４図は第３図のアナログメータ駆
動回路の動作を示すフローチャート、第５図は第１図の
装置の信号波形図、第６図は本発明の他の実施例のアナ
ログメータ駆動回路のブロック回路図、第７図は第６図
のアナログメータ駆動回路の信号波形図である。第８図
は本発明の第３実施例のアナログメータ駆動回路の動作
を示すフローチャート、第９図は従来のアナログメータ
駆動回路の信号波形図である。 １・・・カウンタ１（アナログメータ駆動回路）２・・
・遅延レジスタ（アナログメータ駆動回路）３・・・Ａ
ＬＵ　（アナログメータ駆動回路）４・・・出力インタ
ーフェイス（アナログメータ駆動回路） ５・・・コントローラ（アナログメータ駆動回路）９・
・・タイマ（アナログメータ駆動回路）１０・・・マイ
クロコンピュータ（アナログメータ駆動回路） １００・・・車速センサ ２００・・・スピードメータ（アナログメータ）特許出
願人　　日本電装株式会社

Claims (1)

【特許請求の範囲】
1. （１）不定間隔で入力されるパルス信号を受け取り、前
   記パルス信号の各パルス間のパルス素間隔を計測するパ
   ルス素間隔計測手段と、 所定前に求められた１個または２個以上のパルス素間隔
   より基準パルス間隔を求める基準パルス計測手段と、 次に入力される次回パルスが直前の基準パルス間隔に等
   しい時間内に入力されなかつたことにより、次回のパル
   ス素間隔が直前の基準パルス間隔よりも拡延しているこ
   とを検出するパルス素間隔拡延検出手段と、 前記拡延を検出しない期間には直前の基準パルス間隔に
   反比例し、かつ前記拡延の検出期間には所定の拡延期間
   毎に直前の基準パルス間隔と拡延された間隔の和に反比
   例するパルス頻度信号をデジタル出力するパルス頻度演
   算手段と、 パルス頻度信号をアナログ信号に変換してアナログメー
   タに出力するアナログ信号出力手段とからなることを特
   徴とするアナログメータ駆動回路。