JPH01295444A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01295444A JPH01295444A JP63026653A JP2665388A JPH01295444A JP H01295444 A JPH01295444 A JP H01295444A JP 63026653 A JP63026653 A JP 63026653A JP 2665388 A JP2665388 A JP 2665388A JP H01295444 A JPH01295444 A JP H01295444A
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- Japan
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- bump
- insulating film
- forming
- wiring
- bumps
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
チップ構造の半導体装置の外部電極構造の改良に関し、
従来構造において、性能試験に際して金属バンプの税落
や変形を生じ、該半導体装置の歩留り低下や、外部回路
との接続の信頼性低下を生じていた点を解決するバンプ
を用いる電極構造の形成方法を提供することを目的とし
、 半導体基板上の層間絶縁膜上に形成する上層のアルミニ
ウム配線を、外部リードと接続するバンプが形成される
バンプ接続部とプローバの触針が当接するパッド部とを
もつ拡がりに形成する工程、前記触針をパッド部に当接
せしめ所定の試験を行った後にバンプ接続部とパッド部
を覆う被覆絶縁膜を形成する工程、および該被覆絶縁膜
に開孔を形成し、開孔形成部にバリアメタルとバンプと
から成る電極を形成する工程を含むことを特徴とする半
導体装置の製造方法を含み構成する。
や変形を生じ、該半導体装置の歩留り低下や、外部回路
との接続の信頼性低下を生じていた点を解決するバンプ
を用いる電極構造の形成方法を提供することを目的とし
、 半導体基板上の層間絶縁膜上に形成する上層のアルミニ
ウム配線を、外部リードと接続するバンプが形成される
バンプ接続部とプローバの触針が当接するパッド部とを
もつ拡がりに形成する工程、前記触針をパッド部に当接
せしめ所定の試験を行った後にバンプ接続部とパッド部
を覆う被覆絶縁膜を形成する工程、および該被覆絶縁膜
に開孔を形成し、開孔形成部にバリアメタルとバンプと
から成る電極を形成する工程を含むことを特徴とする半
導体装置の製造方法を含み構成する。
本発明は、チップ構造の半導体装置の外部電極構造の改
良に関する。
良に関する。
半導体装置の集積密度を上げて、各種情報処理装置の小
型大容量化を図るためにチップ構造の半導体装置が用い
られる。
型大容量化を図るためにチップ構造の半導体装置が用い
られる。
チップ構造の半導体装置においては、外部回路に取り付
けられる以前にその性能試験がプローバを用いる触針法
でなされるが、この際該半導体装置の外部電極部即ちバ
ンプ部が損傷され易く、このため該半導体装置を情報処
理装置等の配線基板に金属バンプを介して取り付けた際
の接続の信頼性が低下するという問題があり、バンプ部
に損傷を与えずにブローバによる性能試験が行なえる外
部電極構造が要望されている。
けられる以前にその性能試験がプローバを用いる触針法
でなされるが、この際該半導体装置の外部電極部即ちバ
ンプ部が損傷され易く、このため該半導体装置を情報処
理装置等の配線基板に金属バンプを介して取り付けた際
の接続の信頼性が低下するという問題があり、バンプ部
に損傷を与えずにブローバによる性能試験が行なえる外
部電極構造が要望されている。
第３図は、上記チップ構造の半導体装置における従来の
バンプ部の構造を示す要部模式側断面図である。
バンプ部の構造を示す要部模式側断面図である。
同図において、１１は層間絶縁膜、１２は上層のアルミ
ニウム（ＡＪ）配線、１３は被覆絶縁膜、１４は上層配
線を表出する被覆絶縁膜の開孔、１５はバリアメタルパ
ターン、１６は金属バンプを示す。
ニウム（ＡＪ）配線、１３は被覆絶縁膜、１４は上層配
線を表出する被覆絶縁膜の開孔、１５はバリアメタルパ
ターン、１６は金属バンプを示す。
従来上記バンプを形成する際には、被覆絶縁膜１３上に
上層ＡＩ配線１２の一部を表出する開孔１４を形成した
後、該開孔１４内を含む被覆絶縁膜３上にバリアメタル
層１５をスパッタ法、蒸着などにより被着し、該バリア
メタル層上にバリア形成領域を表出する開孔を有するレ
ジスト膜を形成し、該レジスト膜をマスクにして電気メ
ツキ法により該レジスト膜の開孔内に例えば金（Ａｕ）
よりなる金属バンプ１６を成長させ、上記レジス）ＭＷ
を除去した後、上記金属（Ａｕ）バンプ１６をマスクに
してエツチング手段によりバリアメタル層の表出領域を
選択的に除去する方法が用いられていた。そこで従来の
バンプ部は同図に示すように金属（Ａｕ）バンプ５の下
部のみにバリアメタルパターン５が配設される構造であ
った。なお、バンプ１６に対しては最終的に外部リード
１７が熱圧着によって接続され、外部回路との接続がと
られるものである。
上層ＡＩ配線１２の一部を表出する開孔１４を形成した
後、該開孔１４内を含む被覆絶縁膜３上にバリアメタル
層１５をスパッタ法、蒸着などにより被着し、該バリア
メタル層上にバリア形成領域を表出する開孔を有するレ
ジスト膜を形成し、該レジスト膜をマスクにして電気メ
ツキ法により該レジスト膜の開孔内に例えば金（Ａｕ）
よりなる金属バンプ１６を成長させ、上記レジス）ＭＷ
を除去した後、上記金属（Ａｕ）バンプ１６をマスクに
してエツチング手段によりバリアメタル層の表出領域を
選択的に除去する方法が用いられていた。そこで従来の
バンプ部は同図に示すように金属（Ａｕ）バンプ５の下
部のみにバリアメタルパターン５が配設される構造であ
った。なお、バンプ１６に対しては最終的に外部リード
１７が熱圧着によって接続され、外部回路との接続がと
られるものである。
従来チップ構造の半導体装置の性能を外部回路への取り
付けに先立ってプローバを用いて試験する際には、金属
バンプ１６上に触針全室てて試験せざるを得ない。この
とき、プローバは自動的に第３図に示されるデバイスが
形成されたウェハに向は自動的に動かされて触針がこの
例の場合にはバンプに当接するのであるが、バンプと触
針との間に確実な導通をとるため、バンプの寸法などに
よって定めたある力で触針がバンプに当接し、その際金
属バンプ１６が脱落して該半導体装置が不良になったり
、また金属バンプ１６が変形して一様に良好な外部回路
との接続が得られず外部回路との接続の信頼度が低下す
るという問題を生じていた。
付けに先立ってプローバを用いて試験する際には、金属
バンプ１６上に触針全室てて試験せざるを得ない。この
とき、プローバは自動的に第３図に示されるデバイスが
形成されたウェハに向は自動的に動かされて触針がこの
例の場合にはバンプに当接するのであるが、バンプと触
針との間に確実な導通をとるため、バンプの寸法などに
よって定めたある力で触針がバンプに当接し、その際金
属バンプ１６が脱落して該半導体装置が不良になったり
、また金属バンプ１６が変形して一様に良好な外部回路
との接続が得られず外部回路との接続の信頼度が低下す
るという問題を生じていた。
また上記金属バンプの脱落、変形をなくすために、被ｖ
ｆｉ、絶縁膜１３にＡｌ配線１２を表出する開孔１４を
形成した時点で、表出するＡｌ配線上にプローバの触針
を立てて試験を行う方法も行われるが、この方法による
と第４図（ａ）の断面図と（ｂ）の平面図に示されるよ
うに開孔内に表出するＡｌ配線１２の表面に深い穴（ま
たはキズ）１８が形成され、第４図（Ｃ）の断面図と（
ｄ＞の平面図に示されるように該へｌ配線１２の表出面
上に被着されるバリアメタル層１５に特別薄い部分や欠
陥部を生じバリア効果が損なわれて、Ａｌ配線１２と金
属（Ａｕ）バンプ１６が反応し、該金属（Ａｕ）バンプ
が脱落し易くなるという問題がある。このことは、前記
したようにバリアメタルをスパッタリング法または蒸着
で被着するときに、バリアメタルが段差部や急峻な傾き
のある部分には平坦部上のように具合良く被着しないこ
とによるものである。
ｆｉ、絶縁膜１３にＡｌ配線１２を表出する開孔１４を
形成した時点で、表出するＡｌ配線上にプローバの触針
を立てて試験を行う方法も行われるが、この方法による
と第４図（ａ）の断面図と（ｂ）の平面図に示されるよ
うに開孔内に表出するＡｌ配線１２の表面に深い穴（ま
たはキズ）１８が形成され、第４図（Ｃ）の断面図と（
ｄ＞の平面図に示されるように該へｌ配線１２の表出面
上に被着されるバリアメタル層１５に特別薄い部分や欠
陥部を生じバリア効果が損なわれて、Ａｌ配線１２と金
属（Ａｕ）バンプ１６が反応し、該金属（Ａｕ）バンプ
が脱落し易くなるという問題がある。このことは、前記
したようにバリアメタルをスパッタリング法または蒸着
で被着するときに、バリアメタルが段差部や急峻な傾き
のある部分には平坦部上のように具合良く被着しないこ
とによるものである。
更に、バリアメタル層を被覆絶縁膜の開孔上のみに形成
し、該開孔上のバリアメタル層上にプローバの触針を立
てて試験を行う方法も試みられたが、この方法だと触針
によってバリアメタル層が破壊されてバリア機能を失い
、上記同様Ａ７！配線と金属（Ａｕ）バンプの反応によ
りバンプ脱落の障害を生ずる。
し、該開孔上のバリアメタル層上にプローバの触針を立
てて試験を行う方法も試みられたが、この方法だと触針
によってバリアメタル層が破壊されてバリア機能を失い
、上記同様Ａ７！配線と金属（Ａｕ）バンプの反応によ
りバンプ脱落の障害を生ずる。
そこで本発明は、上記のように従来構造において、性能
試験に際して金属バンプの脱落や変形を生じ、該半導体
装置の歩留り低下や、外部回路との接続の信頼性低下を
生じていた点を解決するバンプを用いる電極構造の形成
方法を提供することを目的とする。
試験に際して金属バンプの脱落や変形を生じ、該半導体
装置の歩留り低下や、外部回路との接続の信頼性低下を
生じていた点を解決するバンプを用いる電極構造の形成
方法を提供することを目的とする。
上記問題点は、半導体基板上の層間絶縁膜上に形成する
上層のアルミニウム配線を、外部リードと接続するバン
プが形成されるバンプ接続部とブローバの触針が当接す
るパッド部とをもつ拡がりに形成する工程、前記触針を
パッド部に当接せしめ所定の試験を行った後にバンプ接
続部とパッド部を覆う被覆絶縁膜を形成する工程、およ
び該被覆絶縁膜に開孔を形成し、開孔形成部にバリアメ
タルとバンプとから成る電極を形成する工程を含むこと
を特徴とする半導体装置の製造方法によって解決される
。
上層のアルミニウム配線を、外部リードと接続するバン
プが形成されるバンプ接続部とブローバの触針が当接す
るパッド部とをもつ拡がりに形成する工程、前記触針を
パッド部に当接せしめ所定の試験を行った後にバンプ接
続部とパッド部を覆う被覆絶縁膜を形成する工程、およ
び該被覆絶縁膜に開孔を形成し、開孔形成部にバリアメ
タルとバンプとから成る電極を形成する工程を含むこと
を特徴とする半導体装置の製造方法によって解決される
。
すなわち本発明では、アルミニウム配線をバンプ接続部
と触針が接触するパッド部とを含む如くに形成し、触針
試験によってキズの付いたパッド部分を被覆絶縁膜で覆
い、しかる後にバンプ接続部形成のための開孔を被覆絶
縁膜に施し、この開孔した部分にバンプを形成するもの
である。
と触針が接触するパッド部とを含む如くに形成し、触針
試験によってキズの付いたパッド部分を被覆絶縁膜で覆
い、しかる後にバンプ接続部形成のための開孔を被覆絶
縁膜に施し、この開孔した部分にバンプを形成するもの
である。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）と（ｂｌは本発明実施例の断面図と平面図
である。
である。
従来例においては、図示しない半導体基板に素子が形成
され、該半導体基板上に形成された燐・シリケート・ガ
ラス（ＰＳＧ）などから層間絶縁膜１１上にアルミニウ
ム配線１２がバンプ接続部（開孔１４が作られる部分）
を形成するに足る拡がりをもって形成されたが、本発明
においては、層間絶縁膜１１までを従来例同様に形成し
た後に、アルミニウム配線２１を、バンプ接続部２２に
加え、プローブのためにプローバの触針と接触するバン
ド部２３をももつように、従来例のＡＪ配線１２を長く
延在せしめた構造に形成する。
され、該半導体基板上に形成された燐・シリケート・ガ
ラス（ＰＳＧ）などから層間絶縁膜１１上にアルミニウ
ム配線１２がバンプ接続部（開孔１４が作られる部分）
を形成するに足る拡がりをもって形成されたが、本発明
においては、層間絶縁膜１１までを従来例同様に形成し
た後に、アルミニウム配線２１を、バンプ接続部２２に
加え、プローブのためにプローバの触針と接触するバン
ド部２３をももつように、従来例のＡＪ配線１２を長く
延在せしめた構造に形成する。
そして、触針によるプローブは、触針をパッド部２３に
当接させて行う。その結果、パッド部２３にはキズ２４
が付けられる。このキズ２４が付けられることは、前述
したように現在の技術では避けられない。
当接させて行う。その結果、パッド部２３にはキズ２４
が付けられる。このキズ２４が付けられることは、前述
したように現在の技術では避けられない。
次いで、被覆絶縁膜１３を被着する。例えば、ＰＳＧを
気相成長（ＣＶＤ ）で１μｍの厚さに堆積する。
気相成長（ＣＶＤ ）で１μｍの厚さに堆積する。
ＣＶＤ法においては、スパッタリング、蒸着の場合と異
なり、キズの段差部、傾斜部を完全に覆う膜の成長があ
るので、キズ２４はＰＳＧの被覆絶縁膜で完全に覆われ
る。
なり、キズの段差部、傾斜部を完全に覆う膜の成長があ
るので、キズ２４はＰＳＧの被覆絶縁膜で完全に覆われ
る。
次いで、通常のリソグラフィー技術により、被覆絶縁膜
にバンプ接続部２２を表出する例えば５０〜１００μ請
角程度の開孔１４を形成した後に、全面にスパッタリン
グ法でそれぞれ３０００人程度０厚さのＴｉ層とｐｔ層
とを続けて堆積せしめて、開孔１４を含む被覆絶縁膜１
３の全面上にＴｉとＰＬとの２層構造よりなるバリアメ
タル層１５を形成する。続いて、従来例と同様にバリア
メタル層１５とバンプ１６を形成する。
にバンプ接続部２２を表出する例えば５０〜１００μ請
角程度の開孔１４を形成した後に、全面にスパッタリン
グ法でそれぞれ３０００人程度０厚さのＴｉ層とｐｔ層
とを続けて堆積せしめて、開孔１４を含む被覆絶縁膜１
３の全面上にＴｉとＰＬとの２層構造よりなるバリアメ
タル層１５を形成する。続いて、従来例と同様にバリア
メタル層１５とバンプ１６を形成する。
上記した方法によると、ＡＩｌ配線２１のパッド部でプ
ローブを行い、その際形成されたキズを覆って被覆絶縁
膜を堆積し、この被覆絶縁膜のバンプ接続部を開孔して
バリアメタル、バンプを形成するのであるから、バンプ
、バリアメタル、Ａｆｆｉ配線にはなんらのキズも作ら
れることなく、信頼性の高い電極構造をもった半導体装
置が提供されるものである。
ローブを行い、その際形成されたキズを覆って被覆絶縁
膜を堆積し、この被覆絶縁膜のバンプ接続部を開孔して
バリアメタル、バンプを形成するのであるから、バンプ
、バリアメタル、Ａｆｆｉ配線にはなんらのキズも作ら
れることなく、信頼性の高い電極構造をもった半導体装
置が提供されるものである。
本発明の変形例は第２図の平面図に示される。
一般に、パッド部は触針との関係である寸法以上のもの
であることが要求されるが、バンプ接続部２２の寸法は
５０〜１００μ−角の範囲にある。そこで、例えばバン
プ部２２が５０μｌ角の寸法のときにはパッド部２３が
大きく形成されることもある。このように、バンプ接続
部２２とバンプ部２３とを、それぞれに要求される所定
の寸法に形成することも可能であり、本発明の通用範囲
は第１図に示した例に限定されるものではない。
であることが要求されるが、バンプ接続部２２の寸法は
５０〜１００μ−角の範囲にある。そこで、例えばバン
プ部２２が５０μｌ角の寸法のときにはパッド部２３が
大きく形成されることもある。このように、バンプ接続
部２２とバンプ部２３とを、それぞれに要求される所定
の寸法に形成することも可能であり、本発明の通用範囲
は第１図に示した例に限定されるものではない。
以上のように本発明によれば、バンプにキ°ズを着ける
ことがないので外部リードの接続は良好になされ、外部
リードの接続はプローブによって良品と認定されたチッ
プに対してのみなされるので、外部リード接続の不良、
不良チップに対するリード接続は行われず、コスト低減
に有効で、プローブによる試験データをフィードバック
して、ステッパなどを利用し良品チップにのみバンプが
形成され、無駄な作業が完全に回避される効果がある。
ことがないので外部リードの接続は良好になされ、外部
リードの接続はプローブによって良品と認定されたチッ
プに対してのみなされるので、外部リード接続の不良、
不良チップに対するリード接続は行われず、コスト低減
に有効で、プローブによる試験データをフィードバック
して、ステッパなどを利用し良品チップにのみバンプが
形成され、無駄な作業が完全に回避される効果がある。
第１図は本発明実施例の図で、その（８１は断面図、（
ｂ）は平面図、 第２図は本発明変型側平面図、 第３図は従来例断面図、 第４図は従来例の問題点を示す図で、その（ａｌと（Ｃ
）は断面図、（１１）と（ｄｉは平面図である。 図中、 １１は層間絶縁膜、 １２はＡ１配線、 １３は被覆絶縁膜、 １４は開孔、 １５はバリアメタル、 １６はバンプ、 １７は外部リード、 １日はキズ、 ２１はＡｌ配線、 ２２はバンプ接続部、 ２３はパッド部 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 □−−−− □１■ニニー二ヨと □■」 第１図 １１４聞脆珠順 １３ 補ｆ１とｔ挿議 １４ 関ル ］ １５ バリアメタル １６ バンプ。 ２１ Ａ／ＤＣ線 ２２ ノ＼′ン７゛ｎと１吾Ｆ ２３ バ〜ド゛（ｐ −η １変來ｆｆｉ ノｒｓＢ 、＠、 ｔ 示ｊ Ｊ従来１
Ｆｌｌめ間数、乞を示↑囚 第４図 手続補正書（方式） ％式％ １、事件の表示 昭和６３年特許願第２６６５３号 ２、発明の名称 半導体装置の製造方法３、補正をす
る者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地（
５２２）名 称 富士通株式会社 ４、代理人 ■１６０ 電話（０３） ３５０
−０２７０（発送日平成１年７月４日） ６、補正の対象 図面、第４図の図番号（ａ 、 ｂの分）７・補正の内
容 別紙のとおり 覆え禾イｆ’ｌの問題、！、を示を口 第４図
ｂ）は平面図、 第２図は本発明変型側平面図、 第３図は従来例断面図、 第４図は従来例の問題点を示す図で、その（ａｌと（Ｃ
）は断面図、（１１）と（ｄｉは平面図である。 図中、 １１は層間絶縁膜、 １２はＡ１配線、 １３は被覆絶縁膜、 １４は開孔、 １５はバリアメタル、 １６はバンプ、 １７は外部リード、 １日はキズ、 ２１はＡｌ配線、 ２２はバンプ接続部、 ２３はパッド部 を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 □−−−− □１■ニニー二ヨと □■」 第１図 １１４聞脆珠順 １３ 補ｆ１とｔ挿議 １４ 関ル ］ １５ バリアメタル １６ バンプ。 ２１ Ａ／ＤＣ線 ２２ ノ＼′ン７゛ｎと１吾Ｆ ２３ バ〜ド゛（ｐ −η １変來ｆｆｉ ノｒｓＢ 、＠、 ｔ 示ｊ Ｊ従来１
Ｆｌｌめ間数、乞を示↑囚 第４図 手続補正書（方式） ％式％ １、事件の表示 昭和６３年特許願第２６６５３号 ２、発明の名称 半導体装置の製造方法３、補正をす
る者 事件との関係 特許出願人 住 所 神奈川県用崎市中原区上小田中１０１５番地（
５２２）名 称 富士通株式会社 ４、代理人 ■１６０ 電話（０３） ３５０
−０２７０（発送日平成１年７月４日） ６、補正の対象 図面、第４図の図番号（ａ 、 ｂの分）７・補正の内
容 別紙のとおり 覆え禾イｆ’ｌの問題、！、を示を口 第４図
Claims (1)
- 【特許請求の範囲】 半導体基板上の層間絶縁膜（１１）上に形成する上層
のアルミニウム配線（２１）を、外部リード（１７）と
接続するバンプ（１６）が形成されるバンプ接続部（２
２）とプローバの触針が当接するパッド部（２３）とを
もつ拡がりに形成する工程、前記触針をパッド部（２３
）に当接せしめ所定の試験を行った後にバンプ接続部（
２２）とパッド部（２３）を覆う被覆絶縁膜（１３）を
形成する工程、および 該被覆絶縁膜（１３）に開孔（１４）を形成し、開孔形
成部にバリアメタル（１５）とバンプ（１６）とから成
る電極を形成する工程を含むことを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026653A JPH01295444A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026653A JPH01295444A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01295444A true JPH01295444A (ja) | 1989-11-29 |
Family
ID=12199394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026653A Pending JPH01295444A (ja) | 1988-02-09 | 1988-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01295444A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5554940A (en) * | 1994-07-05 | 1996-09-10 | Motorola, Inc. | Bumped semiconductor device and method for probing the same |
| US5891745A (en) * | 1994-10-28 | 1999-04-06 | Honeywell Inc. | Test and tear-away bond pad design |
| WO2004001839A1 (ja) * | 2002-06-21 | 2003-12-31 | Fujitsu Limited | 半導体装置及びその製造方法 |
| JP2010050224A (ja) * | 2008-08-20 | 2010-03-04 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
| WO2012035688A1 (ja) * | 2010-09-16 | 2012-03-22 | パナソニック株式会社 | 半導体装置、半導体装置ユニット、および半導体装置の製造方法 |
| JP2017045900A (ja) * | 2015-08-27 | 2017-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
-
1988
- 1988-02-09 JP JP63026653A patent/JPH01295444A/ja active Pending
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