JPH01295541A

JPH01295541A - 波形整形識別回路

Info

Publication number: JPH01295541A
Application number: JP63002292A
Authority: JP
Inventors: Kenji Higaki; 健二檜垣
Original assignee: Japan Radio Co Ltd
Current assignee: Japan Radio Co Ltd
Priority date: 1988-01-08
Filing date: 1988-01-08
Publication date: 1989-11-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタル通信装置における復調回路に関する
。

（従来の技術）従来、この種の回路では、受信信号に対する再生クロッ
クの最適位相の設定は、第３図に示すようなＣＲで構成
されたｎ段の定形フィルタの遅延時間を調整することに
より得られていた。これにより、第３図の従来の技術に
よる波形整形識別回路の動作を説明する。まず、第３図
において端子１より第４図（ａ）のような受信信号が入
力し、これを波形整形回路２によって第４図（ｂ）のよ
うなＨｉｇｈレベルとＬｏｗレベルに波形を整形する。

次にクロック再生回ｖｓ３により第４図の（Ｃ）のよう
に受信信号（ａ）及び（ｂ）に同期した受信再生クロッ
クを抽出再生する。これを位相調整回路４の中のｎ設定
に形フィルタの遅延時間を可変抵抗ＲＶＩ・・・・ＲＶ
ｎによって調整し、再生クロックを最適位相に一致させ
る。きらに位相調整回路４により減衰した振幅を増幅回
路５により所望の振幅まで増幅する。この出力が第４図
（ｄ）の波形である。第４図の最適位相の再生クロック
（ｄ）と受信信号（ｂ）をサンプリング回路６に入力す
ると、出力端子７．８には同期の取れた第４図（ｄ）と
（ｅ）が出力される。この最適位相の調整は、例えば送
信側から情報とは別に、又は情報に含めた同期信号パル
スの伝送を基にして符号誤り率の測定結果により行われ
る。

（発明が解決しようとする問題点）ところで、受信機の受信レベルが弱くなるにつれて、第
３図の端子１に入力きれる受信４８号のＳ／Ｎが劣化す
る。従って、これによりクロック再生回路３によって抽
出、再生される再生クロックも第５図（Ｃｏ）のように
パルス幅が異なる。つまりジッタが生じてくる。パルス
幅が異なることは等価的に周波数が異なる。第５図で、
パルス幅Ｔｏ、Ｔｌｌ　Ｔ２がそれぞれ、周波数ｆｏ、
ｆｏ−△ｆ。

ｆＯ＋△ｆに相当すると仮定し、さらに、第３図の位相
調整回路４の中のｎ設定に形フィルタの遅延時間対周波
数特性を第６図と仮定すると、第３図の増幅回路５の出
力では第５図（ｄ”）のようになる。つまり、ジッダが
定に形フィルタによって増幅されたことになる。これに
より、符号誤り率（Ｂ、Ｅ、Ｒ）は、第７図のように受
信機の受信レベルが下るにつれて理論値より大幅に劣化
する。

以上のように、従来の波形整形識別回路では再生クロッ
クの最適位相は、定に形フィルタの遅延時間を調整する
ことにより得ていたために、大きな遅延量を要求するに
つれて定に形フィルタの段数が多くなり調整が困難であ
り、また、受信機の受信レベルが下るにつれて再生クロ
ックのジッタが定に形フィルタによって増幅きれ、符号
誤り率（Ｂ、Ｅ、Ｒ）が大幅に劣化するという欠点があ
った。

（問題点を解決するための手段）本発明は、これらの欠点を除去するために位相調整回路
をディジタル的に処理する方式にしたもので、即ち再生
クロック信号を従来のものより高くとり、その１ビツト
分ずつ遅延して並列に出力するシフトレジスタ回路と、
その並列出力の１つをセレクタでディジタル的に選択し
て同期信号を得、サンプリング回路に加えるようにした
もので、以下実施例につき図面により詳細に説明する。

（実施例）第１図は本発明の実施例の構成図で、簡単のため分周回
路４はｎ＝８のときを説明する。

第１図において、入力端子１より受信信号第７図（ａ）
が入力されると、波形整形回路２によって第２図（ｂ）
のようにＨｉｇｈレベル、Ｌｏｗレベルに整形きれた後
、クロック再生回路３に入力される。ここでは、必要な
クロック周波数ｆｃｌの８倍の８Ｘｆｃｌのクロック第
２図（Ｃ）を再生する。この８Ｘｆｃｌを位相調整回路
５内のシフトレジスタ６のクロック入力端子（９）に入
力し、一方、８Ｘｆｃｌを分周回路４に入力し、８分周
後波形第２図（ｄ）を出力する。次に、これをシフトレ
ジスタ６の入力端子（１０）に入力させ、８Ｘｆｃｌで
ｆｃｌを１ビツトずつ８ビツト分シフトさせ、それをシ
フトレジスタ６の出力端子（１）。

（２）、（３）、（４）、（５）、（６）、（７）。

（８）より波形第２図（ｅ）、（ｆ）、（ｇ）。

（ｈ）、（ｉ）、（ｊ）、（ｋ）、（１）をそれぞれ出
力する。ざらに、これをセレクタ７の入力端子（１）、
（２）、（３）、（４）、（５）、（６）。

（７）、（８）に入力きせ、入力端子（９）　、　（１
０）、（１１）より制御し、波形第２図（ｅ）。

（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）、（ｋ）。

（１）のいずれか１つをセレクタ７の出力端子（１２）
に出力する。本実例では３本の制御線を用いているので
第１表に示す如＜２３＝８通りの遷捩が得られ、例えば
［（９）、（１０）、（１１）］　＝　（０，１，０）
　とすると、セレクタ７の出力端子（１２）には波形第
２図（ｇ）つまり（ｍ）が出力される（第１表参照）。

さらに、この再生クロックｆｃｌ（第２図（ｍ））をサ
ンプリング回路８に入力させ受信信号第２図（ｂ）の同
期を取り、波形第２図（ｎ）を出力端子１２に出力する
。

（発明の効果）以上のように、本発明の波形整形識別回路は、再生クロ
ックｆｃｌの位相をディジタル的に最適の位置に設定で
きるので調整が容易であり、また、第１図の分周回路の
分周数ｎを大きくし、ｎＸｆｃｌを高周波数にすると、
ざらに微細な位相設定も容易である。また、第１図のシ
フトレジスタ６でｆｃｌをｎＸｆｃｌで１ビツトずつシ
フトしているだけなので、従来の方式のように受信機の
受信レベルが下るにつれて発生するジッダを増幅する要
素は全くなく、反対に、ｎＸｆｃｌをｎ分周することに
より再生クロックｆｃＬ’ｌｉているので発生したジッ
タも１　／　ｎと小さくなる。このため、本発明の波形
整形識別回路を利用すれば、第７図に示すように受信機
の受信レベルが下がってもＢ、Ｅ、Ｒは従来方式のよう
に理論値より大幅に劣化しない。

さらに、全てディジタル回路により構成されているので
ＬＳＩ化が容易である。

以上のような多くの利点があるため、本発明はディジタ
ル通信装置の復調回路に与える効果は極めて大きい。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
の各部、の波形を示すタイミングチャート、第３図は従
来方式のブロック図、第４図は第３図の各部の波形を示
すタイミングチャート、第５図は受信機の受信レベルが
下ったときの再生クロックと、それが第３図の位相調整
回路を出力した時のタイミングチャート、第６図は第３
図の位相調整回路に使用しているｎ設定に形フィルタの
周波数対遅延時間特性、第７図は受信機の受信レベルと
符号誤り率（Ｂ、Ｅ、Ｒ）の関係図である。２・・・波形整形回路、３・・・クロック再生回路、４
・・・分周回路、５・・・位相調整回路、６・・・シフ
トレジスタ、７・・・セレクタ、８・・・サンプリング
回路。特許出願人　　日本無線株式会社ｆＯ−Ａｆｆｏｆｏ＋、！ｌｆ　　周波数受信機の受信
レベル手続？甫正書（方式）１、事件の表示昭和６３年特許願第２２９２号事件との関係　　　特許出願人住　　所　　　東京都三鷹市下連雀五丁目１番１号平成
１年　６月１２日（全送日平成１年　７月　４日）５、補正の対象図面の「第１図」、明細書の「発明の詳細な説明」の欄
。６、補正の内容（１）図面の第１図を別紙のとおり訂正
する。（２）明細書の第６頁第１０行目に記載の「３本の制御
線を」の次の行に以下の表を挿入する。「　　　　　　第１表

Claims

【特許請求の範囲】

受信信号を波形整形回路により電圧比較しＨレベルとＬ
レベルに整形後サンプリング回路の一端に加え、それと
共にクロック再生回路により抽出した再生クロック信号
を位相調整回路を経て前記サンプリング回路の他端に加
えて受信信号を復調するように構成した波形整形識別回
路において、前記クロック再生回路からｎ倍の周波数の
クロック信号を発生してシフトレジスタの一端に加え、
また１／ｎ分周回路を経て該シフトレジスタの他端に加
えて前記ｎ倍クロック信号の１ビット分を逐次遅延させ
、得られたｎ個の並列クロック信号の１つをセレクタ内
でディジタル的に選択して前記サンプリングに加える同
期信号とし、その位相を受信信号に対し最適に設定する
ことを特徴とする波形整形識別回路。