JPS6132579A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置の製造方法に関し、特に高密度集積
化を可能にするゲート幅の小さいＭＯ８型半導体装置を
精度良く製造することを容易とした半導体装置の製造方
法に関する。

（従来の技術） ＭＯａ型半導体装置の高密度集積化には、装置を構成す
る各々の半導体素子を小型化することが必要であるが、
その小型化には製造上の制約が伴う。それらの製造上の
制約は、種々のものが挙げられるが、その中で従来の製
造方法において最も重大な問題点について説明する。

第１図は従来のＭＯａ型半導体装置の一例の平面図であ
る。

シリコン基板４の素子形成領域に、ソース・ドレイン領
域１．２ｔ−設け、ゲート絶縁膜を介してゲート電極３
を設けることによりＭＯＢ型半導体装置が作られる。第
１図において、Ｗはゲート電極の幅を、Ｌはゲート長を
示す。

ＩＥ２図−）〜（ｃ）は従来のＭＯＢ型半導体装置の製
遣方法を説明するための工程順に示した断面図である。

まず、第２図（ａ）に示すように、−導電型単結晶のシ
リコン基板２１の一生表面上に酸化シリコン膜２５を形
成し、耐酸化性マスクとして窒化シリコン膜２６全被着
する。さらにその後、フォトレジスト２２を形成する。

そして、公知のフォトエツチング技術ヲ用いて所定の場
所にのみフォトレジス）　２２ｔＦＪしそれ以外の場所
の７オトレジストを除去する。次いで、フォトレジスト
２２をマスクにして公知のエッチフグ法により窒化シリ
コン膜２６を所定の場所にのみ残し、他を除去する。

次に、第２図（ｂ）Ｋ示すように、フォトレジスト２２
ｔ−除去した後高温酸化することにより窒化シリコン膜
２６　ａ、　２６　ｂ、　２６　ｃで被われた場所を除
いてシリコン基板２１０表面に厚い酸化シリコン膜２４
ａ、　２４ｂ’ｅ形成する。

次に、第２図（Ｃ）に示すように、窒化シリコン膜２６
ａ、２６ｂ、２６ｃｆｆ−除去する。厚い酸化シリコン
膜２４ａ、　２４ｂ　　が形成されている領域２３ａ、
２３ｂは素子間分離絶縁領域であり、それらの領域に挾
まれた場所が素子形成領域になる。次に、素子形成領域
上の所定の場所に公知のフォトエツチング技術を用いて
ゲート電極２７を形成する。

一方、前記素子間分離絶縁領域２４ｂ　上には、例えば
、各素子どうしを接続することを目的として配線層と呼
ばれる導電層２８を素子間分離絶縁領域２４ｂ　に接し
て選択的に形成する。従来、シリジンゲート型ＭＯ８）
ランジスタにおいては導電体層２８は多結晶シリコンに
より形成される場合が多い。

次いで、イオン注入法あるいは熱拡散法を用いてシリコ
ン基板２１の表面領域の所定の場所にソース・ドレイン
領域となる不純物拡散層２９ａ、　２９ｂそして２９ｃ
、２９ｄを形成する。このようにして、　−不純物拡散
層２９ａ、２９ｂ’にソース・ドレイン領域とし、２７
をゲート電極とするＭＯａ型半導体装置の基本的構造金
得る。

次に、ソース・ドレイン領域及びゲート電極からそれぞ
れ引出し電極を形成することによりＭＯ８型半導体装置
を得る。

以上に述べたようなＭＯａ型半導体装置の製造方法でＬ
半導体装置の小型化、すなわちゲート長及びゲート幅の
小さい半導体装置を製造しようと試みたときに重大な限
界に直面する。それは、第２図（ロ）で示した窒化シリ
コン膜２６ａ、２６ｂ、２６ｃをマスクとして素子形成
領域の周囲に素子間分離の酸化シリコン膜２４ａ、２４
ｂを形成する際に酸化シリコン膜が、バーズビークとい
われる現象、すなわち、窒化シリコン膜２６　ａ、　２
６　ｂ、　２６　Ｃの周辺から、素子形成領域の内容に
向っての一種のくい込みの現象が生じる事により素子形
成領域が所定の太巻さよりも小さくなることである。

第３図において、１ＩＴｔｌフオトマスク上における素
子形成領域の設計上の大きさを示す設計値とする。また
、窒化シリコン膜２６ｂｔマスクとして、酸化シリコン
膜２４ａ、２４ｂを形成した後の素子形成領域の大きさ
ｋｌｚとし、バーズビークの大きさをΔｔとすれば、Δ
ｔは次の式で与えられる。

Δ’Ｉ＝ＣＬ、ｘ　−１ｘ　）／２ Δｔの大きさは、具体的には、酸化シリコン膜２４ａ、
　２４ｂが１μ汎程度の膜厚の場合Δｔ≧０．８μ洛程
度である。ｔｌが例えば５μ情程度の場合Ａｔが０．８
μ集　とすればｔｚ≧３．４μ惰とな（）、大きな問題
にはならないが、１１　を縮小して２μ常−ぐらいにし
た場合、酸化シリコン膜２４ａ、２４ｂが同じくｌＩｔ
愼の膜厚のままであればｔ２は２μ悔−２Ｘ０．８μ溝
であるから、 １２≧０，４μ餌 となり製造精度が非常に悪くなる。

このような製造精度の低下の最大の原因は酸化シリコン
ｌＦ、２４ａ、２４ｂの膜厚が素子の縮小に対して同じ
値のままであることは明らかである。従って、上述した
製造精度を向上させるには、前記酸化シリコン膜２４ａ
、２４ｂの膜厚を薄くする事が最もよいが、酸化シリコ
ン膜２４ａ、２４ｂの膜厚を薄くすることは、装置の性
能の劣化につながる危険がある。これに関して次に説明
しよう。

酸化シリコン膜２４ａ、２４ｂは半導体装置の機能にお
いては、半導体装置を構成している各々のＭＯＳ型トラ
ンジスタ素子の素子間の電気的な絶縁と分離が目的であ
る。そして、もっと別の重要な機能としてシリコン基板
２１の上におけるシリコン基板との電気的絶縁性を利用
した配線領域の形成があげられる。第２図（Ｃ）におい
て、２８で示した導電層はそのような配線領域の一例で
ある。

導電層２８は素子間分離絶縁領域２４ｂ　　の表面に接
して形成されている。ここで素子間分離絶縁領域２４ｂ
の膜厚を薄くすることを考えよう。

従来、素子間分離絶縁領域２４ｂ　の膜厚は、次の２つ
の条件から決定されている。

（１）寄生ＭＯＳトランジスタの形成を防ぐ。

（２）導電層によるシリコン基板との間の寄生容量を小
さくする。

（１）の寄生ＭＯ８）ランジスタとは、設計された本来
のＭＯＳ　）ランジスタ以外に、隣接した素子形成領域
の間で導電層をゲート電極として構成される素子をいう
。例えば、第２図（Ｃ）において、２９ｃは２９ａ、２
９ｂと同様の不純物拡散領域であるが、２９ｂ、２９ｃ
ｆソ一ス拳ドレイン不純物拡散層として導電層２８をゲ
ート電極とするＭＯＳ型トランジスタが形成されること
がある。そのような、本来設計された領域以外で形成さ
れたＭＯＳ型トランジスタは、その性質から寄生ＭＯＳ
トランジスタと呼ばれる。素子間分離絶縁領域２４ｂ　
　の目的゛の一つは、そのような寄生ＭＯ８トランジス
タの形成を防ぐことで、その為には、素子間分離絶縁領
域２４ｂの膜厚を大きくすることが必要である。

通常、寄生ＭＯＳトランジスタの形成は、導電層２８に
印加される電位とシリコン基板２１の不純物濃度に強く
依存している。従来例においては、適当な不純物濃度を
設定すれば、素子間分離絶縁領域２４ｂの膜厚１μ洛に
対して寄生ＭＯ８）ランジスタのしきい値電圧を約２０
Ｖ　Ｖｃ段設定ることが出来、これは通常の電源電圧５
ｖの半導体装置に対しては十分な値である。ところが、
素子の微細化に伴い素子間分離絶縁領域２４ｂ　の膜厚
を０．５μ飄以下にすると寄生ＭＯ８）ランジスタのし
きい値電圧はｌｏｖ以下になり、寄生ＭＯ８）ランジス
タが形成され易くなる。

それに対してシリコン基板中の不純物濃度を高くすれば
素子間分離絶縁領域２４ｂ　　の膜厚を薄くしても、寄
生ＭＯ８）ランジスタのしきい値電圧を十分高くするこ
とは出来るが、それは前述の（２）項とかかわりてくる
゛。次に、これを説明する。

導電層２８は素子間分離絶縁領域２４ｂ　　に接してそ
の表面上に形成されるが、半導体装置全体が動作状態に
あるとき、導電層２８には、適当な電位が印加され、そ
の電位がシリコン基板２１との間で異なるとき、導電層
２８に対抗した領域の表面領域に電荷が誘起される。す
なわち、導電層２８とシリコン基板２１との間でコンデ
ンサが形成されることになる。そのようなコンデンサは
、寄生ＭＯＳトランジスタの場合と同様に、寄生コンデ
ンサあるいは寄生容量と呼ばれる。寄生容量の増大は、
ＲＣ時定数という形で半導体装置へのある入力信号に対
する応答時間の遅延に影響を及ばず。

一般に、寄生容量は素子間分離絶縁領域２４ｂ／７）Ｉ
ＩＷ　ＩＷ　Ｉｔｒ　諧ｈ　ａｌす７．［ｋ　　−’／
　ＩＩ　＝ｆｆ　ｙ其ｆ　９１の内部へ伸びた空乏層領
域の厚さに逆比例する項とから成っている。さらに詳し
く説明すると、シリコン基板２１の内部へ伸びた空乏層
領域の厚さはシリコン基板中の不純物濃度に依存してい
て、不純物濃度が高（なるほど小さくなる。従ってシリ
コン基板中の不純物濃度は出来るだけ低くし、かつ素子
間分離絶縁領域の膜厚は出来るだけ大きくするのが寄生
容量に対しては効果的であろうところが、前述のように
、寄生ＭＯＳトランジスタの形成金防ぐためにはシリコ
ン基板中の不純物濃度は出来るだけ高い方が良いことが
解っている。すなわち、素子の微細化に伴って素子間分
離絶縁領域の膜厚を薄くした場合、寄生ＭＯ８）ランジ
スタの形成を防ぐためにはシリコン基板中の不純物濃度
は高くしなければならないが、寄生容量の効果を小さく
するためにはシリコン基板中の不純物濃度は逆に出来る
だけ低くしなければならないという矛盾に直面する。

（発明の目的） 本発明の目的は、素子の微細化に対して寄生ＭＯ８トラ
ンジスタの形成を防ぐことと寄生容量の増大を防ぐこと
を同時に達成することを可能とする半導体装置の製造方
法を提供することＫある。

（発明の構成） 本発明の半導体装置の製造方法は、シリコン基板の一主
面の素子形成領域上に耐酸化性膜を選択的に形成する領
域と、前記耐酸化性膜をマスクとして前記耐酸化性膜に
覆われていない素子間分離領域に比較的薄い第１の酸化
シリコン膜を選択的に形成する工程と、前記第１の酸化
シリコン膜を覆う第２の酸化シリコン膜を気相成長法で
形成する工程と、前記素子間分離領域上の第２の酸化シ
リコン膜上の所定の領域に多結晶シリコンの導電層を選
択的に形成する工程と、前記導電層をマスクとして前記
第２の酸化シリコン膜を選択除去する工程とを含んで構
成される。

（実施例） 次に、本発明の実施例について図面を用いて説明する。

第４図（ａ）〜（）Ｉ）は本発明の一実施例を説明する
ための工程順に示した断面図である。

まず、第４図（ａ）に示すように、−導電型で単結晶の
シリコン基板４１に酸化シリコン膜４２を設け、その上
に耐酸化性膜として窒化シリコン膜４５を被着する。そ
の上にフォトレジスｌ−４４８，４４ｂを選択的に形成
する。これをマスクとして窒化シリコン膜をエツチング
して素子形成領域に窒化シリコン膜４５ａ、４５ｂを形
成する。

次に、第４図（ｂ）に示すように、フォトレジスト４４
ａ、４４ｂ　　を除去した後、高温の酸化性雰囲気中で
酸化処理を施すことにより窒化シリコン膜４Ｓａ。

４５ｂに被われていない領域のシリコン基板４１０表面
に第１の酸化シリコン膜４３を形成する。

この第１の酸化シリコン膜４３の膜厚は、従来の装置の
寸法に対して、任意の縮小率で薄く設定する。特に、膜
厚が０．５μ常以下において効果が大きい。

次に、第４図（Ｃ）に示すように、全面に気相成長法、
例えばＣＶＤ法、を用いて第２の酸化シリコン膜４６を
一様な膜厚で成長する。次に、第２の酸化シリコン膜４
６の表面に多結晶シリコン換金被着し、所定の領域に公
知のフォトエツチング技を用いて導電層４７を素子間分
離領域の上に形成する。

次に、第４図（ｄ）に示すように導電層４７ｔｌ−マス
クとして第２の酸化シリコン膜４６をエツチング除去し
、導電層４７に被われた領域にのみ第２の酸化シリコン
膜４６ａ　を残し、第４図（ｄ）に示した形状を得る。

このようにすると、第２の酸化シリコン膜４６ａ　の膜
厚全導電層４７とシリコン基板４１との間に形成される
容量が十分率ζくなるように厚くすることができる。す
なわち、半導体装置の縦方向の寸法は縮小化が達成され
ていて、さらに寄生容量が問題となる領域では十分に厚
い絶縁膜（第２の酸化膜４６ａ）が形成されていて寄生
容量は小さくなっている。

このような製造方法において、第２の酸化シリコン膜４
６をエツチングして除去する際に下層に形成されている
第１の酸化シリコン膜４３をもエツチングされ、膜厚の
制御性に関して懸念が残るがそれはＣＶＤ法による第２
の酸化シリコン膜と高温熱酸化シリコン膜とではエツチ
ング速度が太きく違うので問題はほとんどない。例えば
、両者ノエッチング速度はＣＶＤ法による酸化シリコン
膜の方が約３〜４倍大きい。従って、第２の酸化シリコ
ン膜４６のエッチンｉ終止点に関する制御性には問題は
無いと考えられる。一方、窒化シリコン膜４５ａ、４５
ｂ　　は通常酸化シリコン膜のエツチングに際してはほ
とんどエツチングされないため、窒化シリコン膜領域に
おける制御性にも問題は無い。

次に、第４図（ｅ）に示すように、窒化シリコン膜４５
ａ、４５ｂ　　を除去して素子領域を形成する。

次に、第４図（ｆ）に示すように、素子領域に多結晶シ
リコンを被着し、選択エツチングして、ゲート電極４８
を形成する。

このゲート電極４８の形成のためのエツチングを行なう
際、エツチングの制御の状態によっては、前工程で形成
した多結晶シリコンの導電層４７の表面にまでエツチン
グが及ぶ場合がある。それを避けるためには、第４図（
２））に示すように多結晶シリコンの導電層４７０表面
に多結晶シリコンのエツチングに対して耐性を有する被
膜５１を形成しておけばよい。

最後に、第４図（ｈ）に示すように、絶縁膜５０を形成
しその後所定の領域を、コンタクト部を開孔し、アルミ
ニウム等で導電層４９１に形成することにより配線用多
結晶シリコン領域と、ゲート電極領域との電気的導通を
得る。

（発明の効果） 以上詳細に説明したように、本発明によれば、半導体装
置の微細化に対応した各素子の縮小化に伴ってＭＯ８ｆ
ｉ半導体素子の素子間分離絶縁領域の膜厚を薄くするこ
とが出来、しかも従来は不可避とされた寄生容量の増大
を防ぐことと寄生ＭＯＳトランジスタの形成を防ぐこと
を同時に達成することが可能な半導体装置の製造方法が
得られる。

特に素子間分離絶縁領域は、従来よりも薄く（約０．５
μ惧以下）形成された場合に効果が大きい。

【図面の簡単な説明】

第１図は従来のＭＯ８型半導体装置の一例の平面図、第
２図（ａ）〜（Ｃ）は従来のＭＯ８型半導体装置の製造
方法を説明するための工程順に示した断面図、第３図は
従来のＭＯ８型トランジスタの製造途中工程における酸
化シリコン膜のくいこみを説明するための断面図、第４
図（ａ）〜（ｈ）は本発明の一実施例を説明するための
工程順に示した断面図である。 １．２・・・・・・ソース・ドレイン領域、３・・・−
・ゲート電極、４・・・・・−シリコン基板、５・−一
・導電体層、２１・−・・・シリコン基板、２２・・・
・・・フォトレジスト、２３ａ、２３ｂ・・・・・・素
子間分離絶縁領域、２４ａ。 ２４ｂ・・・・・・酸化シリコン膜、２５・・−・・−
酸化シリコン膜、２６　ａ、　　２６　ｂ、　　２６　
ｃ・・・・・・窒化７リコン膜、２７・・・・・−ゲー
ト電極、２８・−・・・・導電層、２９ａ。 ２９　ｂ、　　２９　ｃ、　　２９　ｄ・・・・−・不
純物拡散層、４１・−・−・・シリコン基板、４２・・
・・・・酸化シリコン膜、４３・−・・・・第１の酸化
シリコン膜、４４ａ、４４ｂ・・・・パフオドレジスト
、４５ａ、４５ｂ・・・・−・窒化シリコン膜、４６，
４５ａ・・・・・・第２の酸化シリコン膜、４７・・・
・・−導電層、４８・・・・・・ゲート電極、４９・・
・・・・等電ｊ仔、５ｏ・・・・・・絶縁膜、５１・・
・・・・耐エツチング被；漠。 竿　１　回 第　３　図 茅２　図 竿４図

Claims (1)

【特許請求の範囲】
1. 　シリコン基板の一主面の素子形成領域上に耐酸化性膜
   を選択的に形成する領域と、前記耐酸化性膜をマスクと
   して熱酸化して前記耐酸化性膜に覆われていない素子間
   分離領域に比較的薄い第１の酸化シリコン膜を選択的に
   形成する工程と、前記第１の酸化シリコン膜を覆う第２
   の酸化シリコン膜を気相成長法で形成する工程と、前記
   素子間分離領域上の第２の酸化シリコン膜上の所定の領
   域に多結晶シリコンの導電層を選択的に形成する工程と
   、前記導電層をマスクとして前記第２の酸化シリコン膜
   を選択除去する工程とを含むことを特徴とする半導体装
   置の製造方法。