JPH01296853A - 映像信号の縮小画像生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 複数チャンネルの映像信号を１画面に合成するための縮
小画像生成回路に関し、 入力映像信号と同期がとれていない別の映像信号に同期
させて入力映像信号の縮小画像を簡単な回路構成により
得るための映像信号の縮小画像生成回路を提供すること
を目的とし、 複数チャンネルの映像信号を１画面中に合成するための
映像信号の縮小画像生成回路において、入力映像信号の
縮小画像を記憶するためのランダムアクセス可能なＲＡ
Ｍポートとメモリセルから転送された一行のデータに対
しシリアルアクセス可能なＳＡＭポートとを備えるデュ
アルポートメモリと、デュアルポートメモリの読み出し
出力を所定のクロンク期間遅延させる第１の遅延回路と
、第１の遅延回路と遅延量が異なる第２の遅延回路とを
設け、入力映像信号を水平方向とライン方向に所望の間
隔でＡ／Ｄ変換回路によりディジクル信号に変換して入
力映像信号に同期して前記デュアルポートメモリに書き
込み、入力映像信号と異なる他の映像信号の同期信号に
従って発生する転送要求によりメモリセルからＳＡＭポ
ートへの転送とＳＡＭポートからの読み出しを行うタイ
ミング制御回路およびアドレスｍｍ回路を備え、前記タ
イミング制御回路は前記転送要求が書込み動作中に発生
すると、書き込み動作終了後に該転送要求と次の転送要
求を順次発生し、前記第１と第２の遅延回路の出力を所
定のタイミングで切換えることにより上記他の映像信号
に同期した縮小画像を生成するよう構成する。

［産業上の利用分野］ 本発明は複数チャンネルの映像信号を１画面に合成する
ための縮小画像生成回路に関する。

映像信号を合成するための縮小画像生成回路は、例えば
、テレビ画面に１チヤンネルの番組だけでなく、複数の
チャンネルの番組やＶＴＲの映像を同時に表示する場合
や、多地点間のテレビ会議において１台のモニタに複数
の通信相手の画像を写し出す場合等において利用される
。

このような回路を実現するためには、入力データを入力
映像信号の同期信号に従って必要なデータだけを一旦メ
モリに書き込んだ後、出力の合成映像信号の同期信号に
従ってメモリから読み出す必要がある。そのための従来
の縮小画像生成回路は、メモリとしてＲＡＭを使って実
現する場合、ＲＡＭは同時に書き込みと読み出しを行う
ことができないので、クロックを基準にして書き込みと
読み出しの時間を分けてメモリのアクセスを行い、読み
出しは常に優先し、書き込みの必要が生じた場合には次
の書き込み時間まで待たせるようにして使っている。こ
れは縮小画像のデータの書き込みは周期的に見れば、読
み出しに比べてゆっくり行われるから可能となる。しか
し、全てのサイクルを読出しに割当てることはできない
ので、メモリに対するデータのアクセスを１サンプルデ
ータ毎でなく複数サンプルデータまとめて行い、書き込
みと読み出しに必要となるメモリへのアクセス時間を確
保して必要なデータが全て書き込まれて読み出されるよ
うにしなければならない、そのための回路構成が従来は
複雑になっていたが、その改善が望まれている。

［従来の技術］ 複数チャンネルの映像信号を１画面に合成する概念図を
第９図に示す。第９図の場合、チャンネル１の映像信号
９０　（”ＶＩＤＥＯＩ”という表示をしている状態）
とチャンネル２の映像信号９１　（“ＶＩＤＥＯ２”と
いう表示をしている状Ｂ）の２つの映像信号をそれぞれ
縮小して、他の映像信号９２中に合成して図の９２１．
９２２のように表示する様子を示す。

次に２つの映像信号を合成するための従来例の構成図を
第１０図に示す。図の各記号は次のものを表す。

１００．１１０：入力信号（Ｒ，Ｇ、ＢまたばＹ、Ｒ−
Ｙ、Ｂ−Ｙの信号）をディジタルデータに変換するＡ／
Ｄ変換回路１．２゜ １０１、ｔｘｔ：縮小画像を作るのに必要なデータをサ
ンプリングし、シリアル・パラレル変換により２サンプ
ル分のデータをまとめて出力するＳ／Ｐ変換回路１．２
゜ １０２．１１２：ランダムアクセスメモリ（ＲＡＭ）で
構成するメモリ回路１．２゜ １０３．１１３：メモリ回路から同時に読み出された２
サンプル分のデータをパラレル・シリアル変換して順番
に１サンプル毎に出力するＰ／Ｓ変換回路１，２゜ １０４．１１４：メモリ　（ＲＡＭ）に必要な、ライト
・イネーブル（ＷＥで表示）、ロウアドレスストローブ
、コラムアドレスストローブ信号とＰ／Ｓ変換回路およ
びＳ／Ｐ変換回路に必要なりロックと出力合成画像に対
する同期信号等のタイミング信号を作るタイミング信号
生成回路１，２゜１０５．１１５：入力信号の水平同期
信号Ｈに同期してクロックを発生するクロック発生回路
１゜２゜ １０６、ｔｔｅ：書き込みアドレス生成回路からの書き
込みアドレス（ＷＡで表示）か読み出しアドレス生成回
路からの読み出しアドレス（ＲＡで表示）かのいずれか
を選択するアドレスセレクタｌ、２゜ １０７．１１７：入力映像信号の垂直同期信号に同期し
て書き込みアドレスを生成する書き込みアドレス生成回
路１．２゜ １０８．１１８：合成映像信号の垂直同期信号（ビデオ
入力ｌの垂直同期信号）に同期して読み出しアドレスを
生成する読み出しアドレス生成回路１．２゜ 第１０図の構成中、従来のビデオ入力１の縮小画像生成
回路の動作を表すタイムチャート図を第１１図に示し、
この図を用いて動作の概略を説明する。

ビデオ入力ｌは水平同期信号Ｈ１に同期して発生するク
ロックＣＫＩ毎にＡ／Ｄ変換回路１によリディジタル信
号に変換され、パラレルクロックＰＣＫＩがクロックＣ
ＫＩの４個に１回だけ発生するとＳ／Ｐ変換回路１の８
１にセントされ、次のパラレルクロックＰＣＫ　１が発
生すると前回の８１の出力はＣＩにシフトされると同時
に今回の入力はＢ１にセットされる。この後タイミング
信号生成回路１からライトイネーブル（ＷＥＩ）が発生
するとメモリ回路１にＳ／Ｐ変換回路１の２つの出力が
書き込まれる。このように第１１図に示すように５°、
１°、１３°、９°と２サンプル分ずつ記憶される。ア
ドレスセレクタ１はタイミング信号生成回路１からの切
り換え信号５ＥＬ１により書き込みアドレス生成回路ｌ
の書き込みアドレス（ＷＡＩ）と読み出しアドレス生成
回路ｌの読み出しアドレス（ＲＡＩ）の出力を選択して
メモリ回路１に供給し、タイミング信号生成回路１から
のライトイネーブル（ＷＥ）により書き込み（または読
み出し）が制御される。

その場合、第１１図のＡＤＲ１に示すように読み出しく
Ｒ１，Ｒ２，Ｒ３・・）をクロックＣＫ１の間隔をおい
て順次行い、書き込みＷ（書き込み）は所定の間隔（第
１１図では４回の読み出し毎に一回）をおいて行い、メ
モリ回路ｌから２サンプル分のデータＤＩ、Ｅｌを並列
に出力する。

この出力はＰ／Ｓ変換回路１に供給され、シリアルクロ
ック５ＣＫＩによりシリアル信号に変換されて出力Ｆｌ
を発生する。その出力はセレクタに供給され、他の映像
信号入力２の縮小画像と合成される。

次に第１０図の構成中、従来のビデオ入力２の縮小画像
生成回路の動作を表すタイムチャート図を第１２図に示
し、その動作を説明する。

ビデオ入力２の場合は、上記ビデオ入力１と独立した映
像信号であるから水平同期信号Ｈ２は上記の水平同期信
号Ｈ１と非同期である。そして、ビデオ入力１の同期信
号（水平同期信号Ｈ１とこれに基づ（クロックＣＫＩ）
は合成信号の同期信号として使用されるため、書き込み
と読み出しの動作を自己のクロックに同期させればよい
が、ビデオ入力２については縮小画像の読み出し動作を
ビデオ入力１に同期する必要がある。そのため、第１１
図に示すタイムチャートと同様にビデオ入力２をＡ／Ｄ
変換回路２によりディジタル信号に変換するが、書き込
み動作は読み出しを優先するため、読み出し要求がなく
なった時に行われる。

このため、書き込み時間を確保するために、読出しは一
度のＲＥＡＤ要求の時に連続して２度（第１２図のＲＡ
２、ＡＤＲ２参照）の読み出しを行い、読み出し出力（
第１２図のＢ２、Ｅ２参照）はＳ／Ｐ変換回路２におい
て、順次シリアル信号に変換されて出力され、第１０図
のセレクタ１１９においてビデオｌの縮小画像と合成さ
れる。

［発明が解決しようとする課題］ 上記したように従来の技術によれば、メモリへの書き込
みと読み出し動作が、読み出しを優先して実行されるの
で、メモリに対するデータのアクセスを１サンプルデー
タ毎でなく複数サンプルデータまとめて行い、書き込み
と読み出しに必要となるメモリへのアクセス時間を確保
して必要なデータが全て書込まれて読出されるようにし
なければならない、従ってメモリの入出力に対して、シ
リアル・パラレル（Ｓ／Ｐ）変換回路とパラレル・シリ
アル変換回路がそれぞれ必要になり、ＲＡＭの入出力デ
ータのビット数もシリアル・パラレル変換したことによ
り多く必要になり、ハードウェア規模や信号線数が多く
なるといった問題がある。

本発明は、入力映像信号と同期がとれていない別の映像
信号に同期させて入力映像信号の縮小画像を簡単な回路
構成により得るための映像信号の縮小画像生成回路を提
供することを目的とする。

［課題を解決するための手段］ 本発明は、互いに同期の一致していない複数の映像信号
を、それぞれの映像信号の同期信号に従ってメモリに書
込み、このメモリから前記複数の映像信号のうちの何れ
か一つの同期信号に従って読み出し、それぞれのメモリ
から読み出されたデータをセレクタで選択し、合成画像
を出力する装置において、メモリ回路にデュアルポート
ＲＡＭを用いて縮小画像生成回路を実現するようにした
ものである。

本発明の基本構成図を第１図に示す。

第１図において、１０はＡ／Ｄ変換回路、１１はデュア
ルポートメモリ、１２は遅延量がＩＨ（１水平期間）で
ある第１の遅延回路、１３は遅延量がＩ　Ｈ−Ｘである
第２の遅延回路、１４は第１セレクタ、１５は第２セレ
クタ、１６はタイミング制御回路、１７はアドレス制御
回路を表す。

デュアルポートメモリ　（デュアルポー）ＲＡＭ）１１
は、ランダムアクセス可能な通常のＲＡＭポートの他に
、内部のメモリセル中の一つのロウアドレスに対応する
一行を、内蔵されたシリアルアクセスメモリＳＡＭに転
送してクロック入力によりシリアル出力可能なシリアル
ポートを備えている。そのＲＡＭポートを書き込み用に
、シリアルポートを読み出し用にそれぞれ独立に使うこ
とによって、書き込みと読み出しのアクセス時間を確保
するための・Ｓ／Ｐ変換回路とＰ／Ｓ変換回路が不要に
なり、ハード規模を小さくすることができる。

このようなデュアルポー）ＲＡＭは、メモリセルから一
行をＳＡＭに転送するためのサイクルだけはふたつのポ
ートを独立に扱うことができない、書き込みと読み出し
を同期して行う場合には、水平同期期間などのデータを
書き込む必要のない期間に上記の転送サイクルを割当て
ることができるが、書き込みと読み出しを非同期に行う
必要があり、そのままデュアルポー）ＲＡＭを用いるこ
とはできない。

本発明では１／Ｈの縮小画像をメモリに書く場合には毎
ラインをメモリに書き込みのアクセスをする必要はなく
Ｎライン毎で良いことから、必ず書き込み期間（ライン
）の後には、メモリの読み出しだけに占有できる゛期間
が来るということを利用して、メモリへの書き込み期間
が終わった後で、まず前ラインで転送要求のあったライ
ンのデータの転送を行って読み出し、その後、現ライン
で転送要求のあるラインのデータを転送し読み出すこと
によって上記の問題を解決するものである。

読み出されたデータは遅延量の異なる二つの遅延回路に
入力し、その出力を所定のタイミングで切り換えて取り
出せば、必要な合成画像出力データが所定のタイミング
で得られる。

［作用］ 第２図に基本構成図の作用を説明するタイミングチャー
ト図を示す。第２図を用いて第１図の作用を説明する。

第２図のＨｌはこのチャンネルのビデオ入力データ１の
水平同期信号であり、縮少比が１／３の場合３ラインお
きにメモリへの書き込みを行うための書き込み期間（図
では″ＷＲＩＴＥ期間”と表示）が必要となる０例えば
、Ｎ＋１ラインの期間にビデオ入力のＡ／Ｄ変換出力（
ライン方向に所定数のクロックおきにサンプリングされ
たディジタル出力）が書き込まれ、次の書き込みはＮ＋
４ライン時点に行う。

Ｈ２は、前記水平同期信号Ｈ１と別の同期が一致してい
ない出力合成映像に対する水平同期信号であり、ビデオ
入力データ１の縮小画像（メモリに格納済のデータ）を
出力する時はこの水平同期信号Ｈ２に同期してメモリか
ら出力する必要がある。

デュアルポートメモリ１１はシリアルポートからデータ
を読み出している期間（ＳＡＭにデータが入っている時
）以外の期間に、メモリセルから次のデータをＳＡＭへ
転送する必要があるのでＳＡＭへのデータの転送を要求
する期間は、第２図に示されている転送要求期間となる
。すなわち、転送要求ＭのようにＷＲＩＴＥ期間以外で
転送要求のある場合には、直ちにＳＡＭへのデータ転送
が可能である。転送されたデータは所定のタイミングで
Ｍラインのデータとして読み出せばよい。

転送要求とＷＲＩＴＥ−期間が重なる転送要求Ｍ十１で
は、転送を行えないが、Ｎ＋１のＷＲＩＴＥ期間の次の
ラインはＷＲＩＴＥ期間とならないので、次の転送要求
Ｍ＋２の期間では、先ず、Ｍ＋１ラインの転送を行った
あとすぐにデータを読み出す、それが終わりしだいＭ＋
２ラインのデータの転送を行い、所定のタイミングでＭ
＋２ラインの必要なデータを読み出す、タイミング制御
回路１６はＷＲＩＴＥ期間に発生した転送要求を記憶す
る機能を備え、ＷＲＩＴＥ期間の終了後に前回の転送要
求と今回の転送要求を順次発生するものである。

ＳＡＭから読み出されるデータのタイミングは、Ｍ＋１
ラインとＭ＋２ラインでは図のように異なるので、読み
出されたデータは遅延量１ライン（ＬＨ）の第１の遅延
回路１２と、ＳＡＭから読み出されたＭ＋１ラインのデ
ータの位置からＭ＋２ラインのデータの位置までの遅延
に等しい遅延量ＬＨ−Ｘを持つ第２の遅延回路１３にそ
れぞれ入力し、その出力ＤＩ、Ｄ２を第１セレクタ１４
において切り換え信号１４０に従って選択し、その出力
中の不要なデータを第２セレクタ１５においてブランキ
ング信号１５０で取り除（と第２図で出力信号Ｍ、Ｍ＋
１．Ｍ＋２．Ｍ＋３・・・と表示する所定データが所定
のタイミングで得られる。第２の遅延回路１３の遅延量
（Ｈ−Ｘ）はこのようなタイミングになるよう設定する
。

［実施例〕 本発明の実施例の構成図を第３図に示す。

図の３０．４０はＡ／Ｄ変換回路１．２．３１゜４１は
デュアルボー）ＲＡＭにより構成されたメ楼号 モリ回路１，２．３２．４２はタイミンクλ生成回路１
，２．３３．４３はアドレスセレクタ１．２．３４．４
４はクロック発生回路１，２．３５，４５は書き込みア
ドレス生成回路１，２．３６，４６は読み出しアドレス
生成回路１，２．３７はセレクタ１．４７は遅延量ＩＨ
の遅延回路１．４８は遅延量Ｉ　Ｈ−Ｘの遅延回路２．
４９はセレクタ２を表す。

この構成の中で回路３０〜３６はビデオ入力１の縮小画
像を作成するための回路であり、４０〜４９はビデオ入
力１の水平同期信号Ｈ１，フレーム（垂直）同期信号■
１に同期した縮小画像を発生するための回路である。そ
して、第１図の原理構成図に対応する構成はビデオ入力
２の縮小画像発生用回路に含まれている。

第１図の構成中のビデオ入力１に関係する回路のタイミ
ングチャート図を第４図に、入力の垂直同期信号と出力
合成画像の同期信号の関係説明図を第５図に、ビデオ入
力２に関係する回路のタイミングチャート図を第６図に
それぞれ示す。

ここでは、説明を簡単にするため１ラインのクロック数
を２１として、１／３に画素を間引いて縮小画像を作る
場合を例にして示している。

第３図のビデオ入力１の縮小画像発生動作を第４図を用
いて説明すると、この場合は、メモリに対するデータの
書き込みと読み出しは同期がとれているのでビデオ入力
２のような遅延回路を使用せずに実行される。クロック
ＣＫｌ信号の３個毎にパラレルクロックＰＣＫＩが発生
してＡ／Ｄ変換回路１が変換動作を行いディジタル信号
Ａ１が出力される。その出力はメモリ回路１に供給され
ライトイネーブルＷＥＩが発生すると書き込みアドレス
生成回路１により指定されたアドレスに書き込みが行わ
れる。こうして、メモリ回路１にＭ。

Ｍ＋１．Ｍ＋２．　　・・と書き込まれると、デュアル
ポートメモリであるメモリ回路１内のメモリセルからＳ
ＡＭへの転送は、書き込むデータのない水平同期期間（
第４図のＨｌ）に−行方のデータが読み出しアドレスＲ
ＡＩにより、例えば（ｍ）から読み出されて転送される
。ＳＡＭからの読み出しはシリアルクロック５ＣＫＩに
より必要な時に出力Ｂ１に縮小画像Ｍ″　・・・Ｍ＋５
”を発生することができる。

第５図にはビデオ入力１のディジクル信号Ａ１がメモリ
回路１に記憶された後、縮小画像の出力信号Ｂ１が発生
する時に、フィールド１と２の縮小画像をどのような時
点で読み出すかを示すものである。すなわち、入力信号
の垂直同期信号の間隔は１フレームであり、その中に飛
び超し走査によりＦＩＥＬＤＩ、２の２フイールドの画
像が発生する（第５図のＡ１参照）。

これに対し、縮小画像の出力Ｂ１であるＦＩＥＬＤＩ、
２は出力合成画像の垂直同期信号ＶＯＵＴに対し常に１
フイールド前に書き込まれた内容を読み出すものである
。もし、書き込まれたばかりのフィールドの内容を直ち
に読み出すと、その後に読み出しを行おうとしても次の
フィールドが書き込まれる前に読み出すことになり（そ
の場合は１フレーム前の縮小画像が読み出される）、動
画の場合不自然な映像となってしまう。

次に第６図に示すビデオ入力２に関係する回路のタイミ
ングチャート図によりビデオ入力２の縮小画像発生の動
作を説明する。

ビデオ入力２は第３図のＡ／Ｄ変換回路秋おいて１／３
に画素を間引いてディジタル信号に変換して出力Ａ２は
ビデオ入力の水平同期信号Ｈ２に同期してライトイネー
ブルＷＥ２によりデュアルポートＲＡＭで構成するメモ
リ回路２のアドレス（Ｍ）　　・・・　（Ｍ＋５）に書
き込まれる。この水平同期信号Ｈ２は合成画像の水平同
期信号Ｈ１と同期がとれてないので、ｍラインの転送要
求（第６図のＲＡ２のＡＤＨ’　　（ｍ））では書き込
み動作（ＷＲＩＴＥ期間）と重なり、ＴＲ２が発生でき
ない、この時は、図のように次の転送要求（第６図のＲ
Ａ２のＡＤＨ’　　（ｍ＋１））において、先ず予め保
持しておいたアドレスＡＤＲ“　（ｍ）で前回の転送要
求で転送できなかったｍラインのデータを第６図の信号
ＴＲ２により転送する。

そのｍラインのデータ（第６図の８２）は遅延回路２で
１２クロック分遅延してセレクタ２へ入力され、ｒＨ＋
ｌラインのデータは遅延回路ｌで１ライン分（２１クロ
ック分）遅延してセレクタ２へ入力され、切り換え信号
５ＥＬ３に従って選択されて出力される。

この切り換え信号５ＥＬ３の発生回路の具体的構成図を
第７図に示し、第７図の回路および関連する回路のタイ
ミングチャート図を第８図に示す。

第７図の７０．７８はアンド回路、７１〜７４はＤ型フ
リップフロンブ回路（以下り型ＦＦ回路という）、７５
〜７７はノット回路、７９はセット・リセット型フリフ
ブフロフプ回路（以下Ｒ３ＦＦ回路という）を表す。

アンド回路７０においてＷＴ　（書き込み期間の反転状
態信号）とＲＴ（転送要求）が共に“Ｈ”であると、回
路？１，７２，７５．７８で構成する微分回路から出力
が発生しＤ型ＦＦ回路７３がらクロックＣＫＩに同期し
て”Ｈ°比出力発生し、次のクロシフＣＫｌの時には微
分出力が消滅しているのでＤ型ＦＦ回路７３は“Ｌ″出
力なる。

このため、ノット回路７６で反転された出力ＴＲ（転送
信号）は第８図に示すようになる。また、Ｄ型ＦＦ回路
７３の出力はＲ３型ＦＦ回路７９のセット入力に供給さ
れ、各水平同期信号Ｈｌ毎に発生ずるＲＥＳＥＴ信号が
供給されてもセット入力駆動する。

このＲ３ＦＦ回路７９はＴＲ信号が発生する場合にはノ
ット回路７７の出力（ＳＲＯＵＴ信号：セット・リセッ
ト出力）を“Ｈ”に保持し、水平同期信号Ｈ１毎にＤ型
ＦＦ回路７４の出力を“Ｈ”状態に維持する。この状態
は、転送要求がＷＲＩＴＥ期間と重ならない場合であり
、切り換え信号５ＥＬ３はＨ”状態であり、第３図のセ
レクタ２は遅延回路１の出力Ｃを選択する。

もし、ＷＲＩＴＥ期間中に転送要求が発生すると、ＴＲ
信号が発生しないので、Ｒ３ＦＦ回路７９はＲＥＳＥＴ
入力によりリセットされ５ＲＯＵＴ信号は“Ｈ”状態と
なり、その信号は第８図に示すようにＤ型ＦＦ回路７４
でＩＨ後に切り換え信号５ＥＬ３として出力され、その
状態では第３図のセレクタ２は遅延回路２　（ＩＨ−Ｘ
の遅延量）の出力りを選択して出力する。

このように、切り換え信号５ＥＬ３出力が“Ｌ”のライ
ンではＴＲ出力が第８図の如くなるようにし、ＲＡ２（
ｌみ出しアドレス）も前ラインのアドレスを保持して出
力するように構成する。これにより、ビデオ入力２のデ
ータを処理するのに必要なタイミングを生成することが
可能である。

上記実施例では２チヤンネルの合成回路について示した
が、チャンネル数を増やすには、上記実施例のビデオ入
力２に対する回路をチャンネル毎に追加し、セレクタ１
の入力数を入力チャンネル数分だけ増やすことによって
複数チャンネルに対する合成回路を提供することができ
る。

（発明の効果コ 本発明によればシリアル・パラレル（Ｓ／Ｐ）変換回路
、パラレル・シリアル（Ｐ／Ｓ）変換回路を使うことな
く、映像信号を縮小して同期の一致していない映像と合
成するために必要な縮小画像生成回路を簡易な構成とす
ることができる。

【図面の簡単な説明】

第１図は本発明の基本構成図、第２図は基本構成の作用
を説明するタイミングチャート図、第３図は本発明の実
施例構成図、第４図はビデオ入力１に関係する回路のタ
イミングチャート図、第５図は入力の垂直同期信号と出
力合成画像の同期信号の関係説明図、第６図はビデオ入
力２に関係する回路のタイミングチャート図、第７図は
切り損え信号５ＥＬ３の発生回路の具体的構成図、第８
図は第７図の回路と関連する回路のタイミングチャート
図、第９図は複数チャンネルの映像信号を合成する概念
図、第１０図は２つの映像信号を合成するための従来例
の構成図、第１１図は従来のビデオ入力１の縮小画像生
成回路のタイムチャート図、第１２図は従来のビデオ入
力２の縮小画像生成回路のタイムチャート図である。 第１図中、 １０　：　Ａ／Ｄ変換回路 １１：デュアルポートメモリ １２：第１の遅延回路 １３：第２の遅延回路 １４：第１セレクタ エ５：第２セレクタ １６：タイミング制御ｎ回路 １７：アドレス制御回路

Claims (1)

1. 【特許請求の範囲】 複数チャンネルの映像信号を１画面中に合成するための
   映像信号の縮小画像生成回路において、入力映像信号の
   縮小画像を記憶するためのランダムアクセス可能なＲＡ
   Ｍポートとメモリセルから転送された一行のデータに対
   しシリアルアクセス可能なＳＡＭポートとを備えるデュ
   アルポートメモリ（１１）と、 デュアルポートメモリ（１１）の読み出し出力を所定の
   クロック期間遅延させる第１の遅延回路（１２）と、第
   １の遅延回路と遅延量が異なる第２の遅延回路（１３）
   とを設け、 入力映像信号を水平方向とライン方向に所望の間隔でＡ
   ／Ｄ変換回路（１０）によりディジタル信号に変換して
   入力映像信号に同期して前記デュアルポートメモリに書
   き込み、入力映像信号と異なる他の映像信号の同期信号
   に従って発生する転送要求によりメモリセルからＳＡＭ
   ポートへの転送とＳＡＭポートからの読み出しを行うタ
   イミング制御回路（１６）およびアドレス制御回路（１
   ７）を備え、前記タイミング制御回路は前記転送要求が
   書込み動作中に発生すると、書き込み動作終了後に該転
   送要求と次の転送要求を順次発生し、前記第１と第２の
   遅延回路の出力を所定のタイミングで切換えることによ
   り上記他の映像信号に同期した縮小画像を生成すること
   を特徴とする映像信号の縮小画像生成回路。