JPH0129802Y2 - - Google Patents
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- Publication number
- JPH0129802Y2 JPH0129802Y2 JP15141983U JP15141983U JPH0129802Y2 JP H0129802 Y2 JPH0129802 Y2 JP H0129802Y2 JP 15141983 U JP15141983 U JP 15141983U JP 15141983 U JP15141983 U JP 15141983U JP H0129802 Y2 JPH0129802 Y2 JP H0129802Y2
- Authority
- JP
- Japan
- Prior art keywords
- multilayer ceramic
- ceramic substrate
- chip capacitor
- recess
- lcc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000919 ceramic Substances 0.000 claims description 22
- 239000003990 capacitor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000000969 carrier Substances 0.000 claims description 5
- 238000005476 soldering Methods 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Description
【考案の詳細な説明】
(a) 考案の技術分野
本考案は高密度実装に適した半導体装置に関す
る。
る。
(b) 技術の背景
半導体装置を高密度に実装し、電子機器の小型
化を図るために、複数の半導体集積回路チツプや
コンデンサなどの電子部品を多層配線の施された
セラミツク基板上に搭載したモジユール化するこ
とが行なわれている。
化を図るために、複数の半導体集積回路チツプや
コンデンサなどの電子部品を多層配線の施された
セラミツク基板上に搭載したモジユール化するこ
とが行なわれている。
(c) 従来技術と問題点
このようなモジユール化された半導体装置は従
来第１図ａ及びｂの平面図及び側面図に示すよう
な構造を有している。
来第１図ａ及びｂの平面図及び側面図に示すよう
な構造を有している。
尚第１図ａ及びｂにおいて、１は多層セラミツ
ク基板、２は一方向に導出されたリードピン、３
はリードレスチツプキヤリヤ（以下LCCと称
す）、４はチツプコンデンサである。
ク基板、２は一方向に導出されたリードピン、３
はリードレスチツプキヤリヤ（以下LCCと称
す）、４はチツプコンデンサである。
尚、チツプコンデンサは電源ノイズによる誤動
作を防止するためのバイパスコンデンサである。
作を防止するためのバイパスコンデンサである。
第１図ａ及びｂにおいて複数枚のグリーンシー
トに配線用導体回路が印刷され一方向に導出され
た複数のリードピン２を有する多層セラミツク基
板１の上面には実装用の複数の半田付パツド（図
示せず）が形成され、図示したごとく外面に複数
の接続用パツトを有するLCC３とチツプコンデ
ンサ４が交互に直列に半田付などによつて接続さ
れている。
トに配線用導体回路が印刷され一方向に導出され
た複数のリードピン２を有する多層セラミツク基
板１の上面には実装用の複数の半田付パツド（図
示せず）が形成され、図示したごとく外面に複数
の接続用パツトを有するLCC３とチツプコンデ
ンサ４が交互に直列に半田付などによつて接続さ
れている。
かかる構造においてはLCC３とチツプコンデ
ンサ４が同一平面上に直列に実装するスペースが
必要となり、より高密度に実装することが難かし
いという問題があつた。
ンサ４が同一平面上に直列に実装するスペースが
必要となり、より高密度に実装することが難かし
いという問題があつた。
その改良として第２図の要部断面図に示すよう
に予め多層セラミツク基板１１の上面に実施され
るLCC１２の直下に図示したように所定の凹部
１３を設け、該凹部１３内にチツプコンデンサ１
４を搭載するようにした構造が考えられる。
に予め多層セラミツク基板１１の上面に実施され
るLCC１２の直下に図示したように所定の凹部
１３を設け、該凹部１３内にチツプコンデンサ１
４を搭載するようにした構造が考えられる。
しかしながらかかる構造においては形成する凹
部１３の寸法がLCC１２の寸法により規定され、
従つて前記凹部１３内に搭載するチツプコンデン
サ１４も規定されることになる。そのため装置特
性上の所望のチツプコンデンサが使用できないな
どの問題があつた。
部１３の寸法がLCC１２の寸法により規定され、
従つて前記凹部１３内に搭載するチツプコンデン
サ１４も規定されることになる。そのため装置特
性上の所望のチツプコンデンサが使用できないな
どの問題があつた。
(d) 考案の目的
本考案の目的は、かかる問題点を解消して高密
度実装に適し、かつ特性向上可能な半導体装置の
提供にある。
度実装に適し、かつ特性向上可能な半導体装置の
提供にある。
(e) 考案の構成
その目的を達成するため本考案は、表面にリー
ドレスチツプキヤリヤ取付用パツドが複数組形成
され、且つ内部に配線層を有する多層セラミツク
基板と、半導体素子を収容し且つ外面に接続用パ
ツドを有する複数のリードレスチツプキヤリヤと
を具備し、該リードレスチツプキヤリヤはそれぞ
れ該多層セラミツク基板に半田付けされ、該多層
セラミツク基板の一方の端部から複数のリードピ
ンが導出され、且つ他方の端部に形成された凹部
内にチツプコンデンサが搭載されてなることを特
徴とする。
ドレスチツプキヤリヤ取付用パツドが複数組形成
され、且つ内部に配線層を有する多層セラミツク
基板と、半導体素子を収容し且つ外面に接続用パ
ツドを有する複数のリードレスチツプキヤリヤと
を具備し、該リードレスチツプキヤリヤはそれぞ
れ該多層セラミツク基板に半田付けされ、該多層
セラミツク基板の一方の端部から複数のリードピ
ンが導出され、且つ他方の端部に形成された凹部
内にチツプコンデンサが搭載されてなることを特
徴とする。
(f) 考案の実施例
以下本考案の実施例について図面を参照して説
明する。
明する。
第３図は本考案の一実施例を示す側面図、第４
図は同じくその要部斜視図で前図と同等の部分に
ついては同一符号を付している。
図は同じくその要部斜視図で前図と同等の部分に
ついては同一符号を付している。
第３図及び第４図において２１は内部に配線層
を有する多層セラミツク基板、２１′は該多層セ
ラミツク基板上に設けられたLCC取付け用パツ
ド、２２は該多層セラミツク基板の側面に設けら
れた凹部、２３は外面に複数の接続用パツドを有
するLCC、２４はチツプコンデンサ、２４′はチ
ツプコンデンサの電極、２５は一方向に導出され
たリードピンを示す。
を有する多層セラミツク基板、２１′は該多層セ
ラミツク基板上に設けられたLCC取付け用パツ
ド、２２は該多層セラミツク基板の側面に設けら
れた凹部、２３は外面に複数の接続用パツドを有
するLCC、２４はチツプコンデンサ、２４′はチ
ツプコンデンサの電極、２５は一方向に導出され
たリードピンを示す。
図から明らかなように本考案が従来と異なる点
は多層セラミツク基板２１の一方向に導出された
リードピン２５を有する側面の対向する側面に所
望の凹部２２を設けて、該凹部２２にチツプコン
デンサ２４を収納した点にある。
は多層セラミツク基板２１の一方向に導出された
リードピン２５を有する側面の対向する側面に所
望の凹部２２を設けて、該凹部２２にチツプコン
デンサ２４を収納した点にある。
該凹部２２は、多層セラミツク基板作成時に所
定のグリーンシートにチツプコンデンサ２４が収
納可能な所望の凹部を形成し積層焼結して作成さ
れ、該凹部２２の内部にはチツプコンデンサの電
極２４′を半田付けなどによつて接続される半田
付用パツドが設けられており、接続されたコンデ
ンサの電極２４′は多層セラミツク基板内に複数
に配線された内部配線によつて、リードピン２５
に接続されている。
定のグリーンシートにチツプコンデンサ２４が収
納可能な所望の凹部を形成し積層焼結して作成さ
れ、該凹部２２の内部にはチツプコンデンサの電
極２４′を半田付けなどによつて接続される半田
付用パツドが設けられており、接続されたコンデ
ンサの電極２４′は多層セラミツク基板内に複数
に配線された内部配線によつて、リードピン２５
に接続されている。
かかる構造によれば多層セラミツク基板２１の
上面のLCC取付用パツド２１′にLCC２３のみを
半田付などによつて接続し、チツプコンデンサ２
４の実装スペースが不要となり、かつ側面の凹部
２２の形状はLCC２３と関係なく多層セラミツ
ク基板２１作成時に所望形状に作成することがで
き、従つて所望のチツプコンデンサ２４を使用す
ることが可能となり装置の特性の向上を行なうこ
とができる。
上面のLCC取付用パツド２１′にLCC２３のみを
半田付などによつて接続し、チツプコンデンサ２
４の実装スペースが不要となり、かつ側面の凹部
２２の形状はLCC２３と関係なく多層セラミツ
ク基板２１作成時に所望形状に作成することがで
き、従つて所望のチツプコンデンサ２４を使用す
ることが可能となり装置の特性の向上を行なうこ
とができる。
(g) 考案の効果
以上説明したごとく本考案によれば、限られた
実装スペースを有効に利用でき、かつ特性が向上
した半導体装置が提供される。尚上記実施例にお
けるコンデンサ以外に抵抗などその他の電子部品
を収納しても良いことは言うまでもない。
実装スペースを有効に利用でき、かつ特性が向上
した半導体装置が提供される。尚上記実施例にお
けるコンデンサ以外に抵抗などその他の電子部品
を収納しても良いことは言うまでもない。
第１図は及び第２図は従来の半導体装置の構造
を示す図、第３図は本考案の一実施例を示す側面
図、第４図は同じくその要部斜視図である。 図において、２１は多層セラミツク基板、２２
は該多層セラミツク基板の側面に設けられた凹
部、２３はリードレスチツプキヤリヤ、２４はチ
ツプコンデンサ、２５はリードピンを示す。
を示す図、第３図は本考案の一実施例を示す側面
図、第４図は同じくその要部斜視図である。 図において、２１は多層セラミツク基板、２２
は該多層セラミツク基板の側面に設けられた凹
部、２３はリードレスチツプキヤリヤ、２４はチ
ツプコンデンサ、２５はリードピンを示す。
Claims (1)
- 表面にリードレスチツプキヤリヤ取付用パツド
が複数組形成され且つ内部に配線層を有する多層
セラミツク基板と、半導体素子を収容し且つ外面
に接続用パツドを有する複数のリードレスチツプ
キヤリヤを具備し、該リードレスチツプキヤリヤ
はそれぞれ該多層セラミツク基板上に半田付さ
れ、該多層セラミツク基板の一方の端部から複数
のリードピンが導出され、且つ他方の端部に形成
された凹部内にチツプコンデンサが搭載されてな
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15141983U JPS6059561U (ja) | 1983-09-29 | 1983-09-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15141983U JPS6059561U (ja) | 1983-09-29 | 1983-09-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6059561U JPS6059561U (ja) | 1985-04-25 |
| JPH0129802Y2 true JPH0129802Y2 (ja) | 1989-09-11 |
Family
ID=30335548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15141983U Granted JPS6059561U (ja) | 1983-09-29 | 1983-09-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6059561U (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714110B2 (ja) * | 1988-08-17 | 1995-02-15 | 株式会社村田製作所 | 多層セラミック基板 |
| JP4817110B2 (ja) * | 2005-12-26 | 2011-11-16 | 株式会社村田製作所 | 多層回路基板及びｉｃパッケージ |
| JP2017126710A (ja) * | 2016-01-15 | 2017-07-20 | 株式会社村田製作所 | 複合電子部品 |
-
1983
- 1983-09-29 JP JP15141983U patent/JPS6059561U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6059561U (ja) | 1985-04-25 |
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