JPS6133225B2 - - Google Patents

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JPS6133225B2
JPS6133225B2 JP55160654A JP16065480A JPS6133225B2 JP S6133225 B2 JPS6133225 B2 JP S6133225B2 JP 55160654 A JP55160654 A JP 55160654A JP 16065480 A JP16065480 A JP 16065480A JP S6133225 B2 JPS6133225 B2 JP S6133225B2
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JP
Japan
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subsystem
memory
applicant
subsystems
priority
Prior art date
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Application number
JP55160654A
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English (en)
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JPS56124955A (en
Inventor
Misheru Jan Bienunyuu Jatsuku
Gaburieru Antowaanu Pieeru
Juuru Adonfu Bauu Robeeru
Rune Uino Danieru
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SEE II II HANIIUERU BURU
Original Assignee
SEE II II HANIIUERU BURU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SEE II II HANIIUERU BURU filed Critical SEE II II HANIIUERU BURU
Publication of JPS56124955A publication Critical patent/JPS56124955A/ja
Publication of JPS6133225B2 publication Critical patent/JPS6133225B2/ja
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Bus Control (AREA)
  • Hardware Redundancy (AREA)
  • Exchange Systems With Centralized Control (AREA)

Description

【発明の詳細な説明】 この発明はデータ処理システムの中央サブシス
テムをいくつかの独立したサブシステムに分割す
るための装置に関する。特にこの発明はデータ処
理システムの中央サブシステムを幾人かの使用者
間でいくつかのサブシステムに分割して、分割さ
れたサブシステムの動作が使用者により完全に
別々に独立して行なわれることを可能にする装置
に関する。
それに具体的に述べると、本発明は、メモリお
よび全てのプロセツサに対して共通であるデータ
およびアドレス線路を介してメモリと組合わされ
ている処理装置もしくはマルチプロセツサにより
構成され、いろいろなサブシステムの割付けは、
動作過程中に、上記サブシステムに共通のデー
タ／アドレス線路の使用を望む要求サブシステム
（アプリカント・サブシステムと称する）の関数
として予め決定される型のデータ処理システムに
関する。
システムの資源配分もしくは割付けと言う問題
は、現在まで適当なハードウエア・デバイスおよ
び論理デバイスを用いて解決されてきており、こ
の資源割付けもしくは配分は、例えば雑誌「電気
通信研究所報告（Review of The Electrical
Communication Laboratories）」、第21巻、1973
年３月−４月号に掲載の論文「DIPS1システムの
監視および制御（DIPS1 System Supervision
And Control）」に記述されているように、オペ
レータ・コンソールから制御されておつて、デー
タ処理システムには各使用者の論理問題の解決に
適合した構成が与えられる。システム内の１つの
サブシステムと他のサブシステムとの接続状態
は、オペレータ・コンソールのスイツチの状態
を、直接該スイツチを操作するか、あるいは特別
な再構成もしくは構成改めプログラムを起動する
ことにより変更されていた。
同じ考え方に立脚するもので、米国特許第
4014005号明細書には、いろいろな入出力チヤン
ネルにより周辺装置と組合わされた異なつた形式
のプロセツサ用構成装置CACVが記述されてい
る。オペレータ・コンソールから制御されるこの
構成装置はシステムの中心点に位置しておつて、
「クロスバー」チヤンネル・マルチプレクサを用
いてシステムの全ての要素と直接通信できるよう
になつている。このようなシステムは、単一の母
線を中心に構成されるシステムには良く適応しな
い。その理由は、主としてこのようなシステムの
構成に大きな負担となるマルチプレクサ装置が用
いられることに在る。
一方、単一の母線を中心に組織されたシステム
においては、しばしば純論理的解決策が採用され
ている。この解決策によれば、特殊な論理「仮想
計算機モニタ・ソフトウエア」により、各使用者
に対してそのプログラムを実行するための純人為
的システム構成が造られる。この解決策において
は、用いられている実際のシステムの構造は仮想
システムの構造とは非常に掛け離れることがまま
ある。
上記のような手段により、幾人かの使用者は
別々に動作するシステムを用いて同じ実時間シス
テムでそれぞれの作業を行なうことができる。し
かしながら、この解決策には次のような欠陥があ
る。即ち、或る使用者に割当てられている構成を
該使用者が知らない場合には、該使用者によつて
実行されているプログラムが隣接の使用者によつ
て実行されているプログラムで分裂されてしまう
恐れがある。このような欠点を克服するために、
プログラマは保護アルゴリズムを用いているけれ
ども、この解決策は非常に面倒なものであるばか
りではなく、システムの処理速度が非常に低減さ
れてしまう。
本発明の目的の１つは使用者に対して該使用者
に属するシステム構成を実際に認識させることが
できる純ハードウエア装置を提供することにあ
る。
本発明の他の目的は、いくつかの利用システム
の同時動作を可能にしつつ隣接の利用システムや
開発システムを乱さないように、それ自体で完結
しているシステム構成に基づいて各利用システム
もしくは開発システムを機能させることを可能に
することにある。
本発明によれば、上記のような問題を解決する
ために、従来用いられて来た論理手段に代えてハ
ードウエア手段が用いられているので、大きな利
用融通性がもたらされると言う利点が得られる。
システム内にこのようなハードウエア手段を適切
に分配することによつて、各使用者の構成要求に
答えるようにシステムの各サブシステムを絶対的
な仕方で隔離することができる。
本発明による装置は、データ処理システムの中
央サブシステムをいくつかのサブシステムに分割
することを可能にし、その場合各サブシステムは
少なくとも１つのプロセツサを備えると共に入出
力チヤンネルを有しておつて、その機能は使用者
によつて完全に別々のものとして認められること
を可能にする。
より正確に述べると、本発明によれば次のよう
な装置が提供される。即ち、１個の中央データ処
理サブシステムをいくつかのサブシステムに分割
することを可能にする装置であつて、少なくとも
該中央サブシステム自体はオペレータ・コンソー
ルから制御されるサービス・プロセツサと関連さ
れ、該サブシステムはデータ、アドレスおよび制
御母線によつて一緒に接続されて、各々のサブシ
ステムは他のサブシステムとは別個に動作をする
ようにされ、また、入出力チヤンネルを備えた少
なくとも１個のプロセツサが含まれており、該中
央サブシステム自体は伝送線路を介してシステム
に対する諸種のユーザのプログラムおよびデータ
のメモリに接続されており、前記装置は： 各サブシステム内に設けられている複数個の同
様な構成デバイスDCであつて、その各々は、各
サブシステムの初期化の時点においてサービス・
プロセツサから供給される所属標識を記憶するた
めの記憶手段、および、あるサブシステムがアプ
リカント・サブシステムとしての最高の優先権を
有しているときには、メモリとの間でデータ交換
がなされることを前記サブシステムに許容する手
段を含んでいるもの、 該中央サブシステム内で動作中のサブシステム
の状態の格納する構成メモリであつて、該構成メ
モリは、サブシステムによつて行なわれるメモリ
の各アドレツシング動作毎に、該サブシステムの
所属標識の番号からアドレス指定を受けて、読出
し出力に、所要の動作のための記憶サイクルを可
能にする信号を発生させるもの、 最高の優先度を有しているものと認められたア
プリカントの番号を記憶するための少なくとも１
個の手段と関連されている、最高の優先権を有す
るアプリカント・サブシステムを選択するための
少なくとも１個の優先回路を含んでいるメモリ制
御装置であつて、前記メモリの出力は前記アドレ
ス、データおよび制御母線に接続され、各構成デ
バイスのデータ交換を許容する前記手段の各々に
対して最高の優先権を有するアプリカント・サブ
システムの番号を伝送して、最高の優先権を有す
るサブシステムと前記メモリとの間でデータの伝
送を行なわせるためのもの、が含まれている。１
個の中央データ処理サブシステムをいくつかの独
立したサブシステムに分割する装置。
次に、添付図面を参照して、単なる例として示
した本発明の具体例に関し説明する。
第１図に示した装置は、サブシステム３，４お
よび５を有する中央サブシステムSC８を備えて
いる。各サブシステムはプロセツサＰおよび構成
デバイスDCを備えている。これらプロセツサは
異なつた構造のものとすることができINTEL社
の8080型またはZILOG80型のマイクロプロセツ
サまたは米国特許第3400371号に記述されている
型のプロセツサを用いることができる。いろいろ
なサブシステムは、BUS即ち母線Ａ，Ｄ，Ｃで
表わしたデータ、アドレスおよび制御母線を介し
てメモリMMU１および構成メモリ２のためのメ
モリ制御装置1bisに接続されている。
中央サブシステムSC８はサービス・プロセツ
サ６によりオペレータ・コンソール７に接続され
ている。このサービス・プロセツサ６は中央サブ
システムSC８を構成するプロセツサと同じ型の
構造を有することができる。サービス・プロセツ
サ６は構成メモリ２に対する直接アクセスを可能
にする母線BUS（Ａ，Ｄ，Ｃ）に接続されてい
る。
構成メモリ２は、RAM型の読出し／書込みメ
モリ（ランダム・アクセス・メモリ）であつて、
オペレータ・コンソール７およびサービス・プロ
セツサ６から導入され更新される、データ処理シ
ステム内の動作中のいろいろなサブシステムに対
応する構成パラメータを格納する。中央サブシス
テム内のいろいろなプロセツサは以後「アプリカ
ント番号」と称する番号によつて識別される。
各プロセツサは、メモリMMU１のスペースを
他のプロセツサと共用する。プロセツサによるメ
モリMMU１へのアクセスはこのシステムにおい
ては同時に行なうことができず、アクセスの衝突
を回避するために優先回路がメモリ制御装置に設
けられており、そしてこの優先回路は中央サブシ
ステム内のサブシステムの各々にも重複して設け
られている。
第２Ａ図および第２Ｂ図と関連して後述される
ように、サブシステム３，４または５が母線
BUS（Ａ，Ｄ，Ｃ）の制御下でメモリMMU１に
対しアクセスを行なおうとする場合には、２つの
アクシヨンが同時に行なわれる。即ち、このサブ
システムの構成デバイスDCが該サブシステムの
初期設定時にオペレータによつて割当てられるシ
ステム所属標識を用いて構成メモリ２をアドレス
し、そしてこのサブシステムのプロセツサはシス
テム内のサブシステム識別番号を用いて構成メモ
リ２をアドレスする。
構成メモリ２はこれら２つのアドレスに応答し
て、アクセスが正しい場合にはこの構成メモリを
アドレスしたアプリカント・サブシステムの番号
の複製である番号を母線Ａ，Ｄ，Ｃに送出する。
このようにして得られたアプリカント番号は各サ
ブシステムを識別するアプリカント番号と比較さ
れる。もちろん、母線制御を行なうサブシステム
だけが、該サブシステム向けに構成メモリから伝
送されて来る標識を認識し、そして該サブシステ
ムとメモリMMU１間で母線Ａ，Ｄ，Ｃで搬送さ
れるデータを処理することが許される。このよう
にして、このシステムでは１つのサブシステムと
他のサブシステムとの間における中断の危険を伴
なわずに、メモリMMU１のスペースを共用する
ことによつて同時に機能することができる中央サ
ブシステムSC８を構成するサブシステムの全体
的隔離が可能となる。この装置の詳細は第２Ａ図
および第２Ｂ図に示されている。
第２Ａ図はメモリ制御装置MCU／bisが設けら
れているメモリMMU１ならびに構成メモリ２を
示す。メモリ制御装置MCU１は母線Ａ，Ｄ，Ｃ
に直接接続され、そしてアドレス線路BUSA１０
により32本の導体に接続され、データ線路BUSD
１１により32本の導体の接続され、また、制御線
路BUSC２０により16本の導体に接続されてい
る。BUSA１０の導体０ないし７は構成メモリ２
の入力端１に接続されており、他方この母線
BUSの導体８ないし３１はメモリMMU１の入力
端１に接続されておつて、これらメモリのアドレ
ツシングが可能なようになつている。構成メモリ
２に読込まれるデータはその出力端２に現われ、
他方メモリMMU１に書込まれるデータは該メモ
リを制御装置MCU／bisに接続する線路Ｄ２に転
送される。メモリ１および構成メモリ２はMOS
型の読出し／書込みメモリであり、ここでMOS
は「金属酸化物半導体」の略称である。この型の
メモリはTMS4062の商品名でTexas Instrument
社から販売されている。
参照数字０ないし15で表わした制御線路BUS
Ｃ２２の16本の導体は、それぞれに１個のサブシ
ステムに接続されている。或るサブシステムがメ
モリMMU１に対しアクセス要求を出すと、該メ
モリに接続されているBUS Ｃの導体は論理
「１」にセツトされる。したがつて、いかなる時
点においても母線BUS Ｃにはいくつかのサブシ
ステム要求があり得る。しかしながら、任意の一
時点においては単一のアプリカント（申請もしく
は要求発生装置）だけしかメモリMMU１に対し
アクセスすることができないので、母線BUS２
２の16本の導体に直接接続されている優先回路１
９により論理「１」を有するBUS Ｃの導体の中
の最高順位番号の導体、即ち最高の優先権を有す
るアプリカント・サブシステムに対応する導体が
選択される。選択された導体の順位番号は優先回
路１９により４ビツトの２進形態に符号化され
る。メモリ制御装置1bisもまたメモリMMU１に
おいて各アプリカント・サブシステムの動作要素
を満足するのに必要ないろいろな命令を同期する
ためのシーケンサ９が設けられる。このシーケン
サ９の相O1およびＯoだけが、本発明に課せられ
た問題、即ちサブシステムを互いに完全に隔離し
つつ同時に動作するいくつかのサブシステム間
で、メモリMMU１のスペースを、共用すると言
う問題を解決するのに利用される。O1とＯoとの
間の中間相は、例えば他の作業もしくはタスクに
割当てるために母線BUS（Ａ，Ｄ，Ｃ）を解放
するのに使用することができる。シーケンサ９の
出力端１はアンド・ゲート２３の入力端２に信号
O1を供給する。該アンド・ゲート２３の入力端
１は処理装置全体に共通に設けられたクロツク
（図示せず）によつて発生される信号Ｈを受け、
そして入力端３はフリツプ・フロツプＢ３０の出
力端Ｑに接続されている。アンド・ゲート２３の
出力端４はレジスタ２０の制御入力端Ｃに接続さ
れており、そして該レジスタ２０の入力端１は優
先回路１９の出力端２に接続されている。アン
ド・ゲート２３の入力２および３が有効になる
と、アンド・ゲート２３の出力端４からクロツク
信号Ｈがレジスタ２０の入力端Ｃに供給されて、
優先回路１９により決定された最高の優先権を有
するアプリカントの番号がレジスタ２０に伝送さ
れる。フリツプ・フロツプＢ３０を「１」にセツ
トするための入力端Ｊが構成メモリ２の出力端２
に接続されており、そして、その零設定入力端Ｋ
は信号Ｏoを供給するシーケンサ９の出力端ｎに
接続されている。メモリ制御装置1bisのゲート２
５はメモリMMU１と母線BUS（Ａ，Ｄ，Ｃ）と
の間で読出されるデータまたは書込まれるデータ
の伝送を許容する。該ゲートはその入力端３でシ
ーケンサ９から発生される信号Ｏoより制御され
る。
第２Ｂ図は、プロセツサCPU１６および構成
デバイスDCを含むサブシステムSEN＋１を示
す。プロセツサCPU１６および構成デバイスDC
は母線BUS Ａ１３，BUS Ｄ１２およびBUS Ｃ
２６により第２Ａ図の母線Ａ，Ｄ，Ｃに接続され
ている。
構成デバイスDCは例えば４つのスイツチを有
する符号化器１５を有している。該スイツチの開
または閉状態がメモリMMU１に対するアクセス
要求を出したサブシステムSEN＋１を識別する
のに用いられる固定の２値組合せを定める。符号
化器１５の状態は出力端０ないし３に現われて、
比較器１４の各入力端４ないし７に伝送される。
比較器１４の入力端０ないし３はデータ線路
BUS Ｄ１２の導体０ないし３に直接的に接続さ
れている。データ母線BUS Ｄ１２の導体４ない
し３１は線路Ｄ４を介してゲート１７の入力端１
に接続されており、このゲート１７は比較器１４
の出力端８から発生される信号HIT２によつて制
御される。ゲート１７の出力端３からのデータ
は、線路Ｄ６を介してプロセツサCPU１６の入
力端DIに送られる。データ母線BUS Ｄ１２の導
体４ないし３１もデータ線路DOに接続されてお
り、このデータ線路はプロセツサCPU１６から
母線BUS Ｄ１２へデータの伝送を行なう。プロ
セツサCPU１６は母線BUS Ａ１３（導体４ない
し３１）にアドレス線路Ａ４を介して接続されて
いる。
母線Ａ１３の導体４ないし７はサブシステム番
号を伝送し、他方導体８ないし３１はメモリ
MMU１で探索されるワード（語）のアドレスを
伝送する。
レジスタ２１はオペレータ・コンソール７から
サービス・プロセツサ６によりロードされる「標
識」番号の記憶のための予約される。標識番号を
母線BUS（Ａ，Ｄ，Ｃ）に伝送するために、レ
ジスタ２１の出力端は、直接、母線BUS Ａ１３
の導体０ないし３に接続されている。
サブシステムSEN＋１はメモリ制御装置1bisに
設けられいる優先回路１９と同じ優先回路２７を
備えている。この優先回路２７の入力端１は母線
BUS Ｃ２６に接続されている。優先回路２７の
出力端２は選択されたアプリカント番号を記憶す
るレジスタ２８の入力端１に接続されており、そ
して出力端２ないし５はそれぞれ比較器２９の入
力端０ないし３に接続されている。比較器２９は
符号化器１５の出力端０ないし３に接続された入
力端４ないし７を有している。符号化器１５のス
イツチの状態がレジスタ２８のフリツプ・フロツ
プの状態と一致するときには、比較器２９はその
出力端８にプロセツサCPU１６の入力端HIT１
の方向に信号HIT１を発生する。プロセツサ
CPU１６の出力端DRは母線BUS Ｃ２６の導体
によつて優先回路２７に接続されておつて、該優
先回路２７に対し要求を発した全ての処理サブシ
ステムおよびメモリ制御装置、即ちアプリカント
装置を通報する。
一方、プロセツサCPU１６はBUS Ｉ／Ｏで表
わした入出力線路によりシステムの他の周辺装置
に接続されている。
第２Ａ図および第２Ｂ図に示した装置を構成す
るのに必要とされる全ての技術的要素は市販品と
して入手し得る電子デバイスとすることができ
る。例えば、レジスタ２０および２１を構成する
ためにはSN545195型のものを用いることができ
るし、ゲート１７のためにはSN54367型のものを
用い、また、比較器１４および２９を構成するた
めにはSN5485型のものを用いることができる。
第３Ａ図には優先回路１９および２７の構造が
示されている。
優先回路はゲートP0ないしP15によつて構成さ
れている。各ゲートの１つの入力端にはアプリカ
ント・サブシステムSEiを識別する線路ｌiが接続
されている。例えば、ゲートP0の入力端２にはア
プリカント・サブシステムno.0から到来する線路
l0が接続され、ゲートP13はその入力端にアプリ
カント・サブシステムno.13から出る線路l13が接
続されている。各ゲートＰiの入力端１は、その
次に高い順位番号のゲートＰi+1の出力端３に接
続されておつて、最高順位番号のアプリカント・
サブシステムに優先権を与えるようになつてい
る。このようにして、低い順位番号のアプリカン
ト・サブシステムからの線路ｌi上の信号につい
て優先回路において考えに入れることは禁止され
る。各ゲートＰiの出力端３は符号化器Ｃiの入力
端５に接続されている。該符号化器の機能はその
出力端６，７，８，９に、入力５が対応のゲート
Ｐiにより有効となつたときに入力端１ないし４
に供給される２進組合わせを発生することであ
る。この組合せは第３Ａ図の場合10進数０ないし
15の２進符号化に対応する。符号化器C0ないし
C15の各出力端６ないし９は選択されたサブシス
テムの符号化された番号をレジスタ２０に供給で
きるように接続し合わされている。
第３Ｂ図は、入力端１がゲートＰiの入力端１
に接続され、出力端２がアンドゲート３２の出力
端１に接続されたインバータ３１を有するゲート
Ｐiの構成を示す。アンド・ゲート３２の入力端
２はゲートＰiの入力端２に接続されており、そ
の出力端３はゲートＰiの出力端３に接続されて
いる。
第３Ｃ図は符号化器Ｃiを示す。この符号化器
は３状態増幅器３３ないし３６を有している。こ
れらの増幅器は、その入力２が符号化器Ｃiの入
力端５に到来する信号によつて有効にされたとき
にその入力端１の「０」または「１」状態を伝送
し、入力５が有効でないときには無限の出力イン
ピーダンスを示す。増幅器３３ないし３６の各々
の入力端１はそれぞれ符号化器Ｃiの入力端１な
いし４に接続されている。増幅器３３ないし３６
の各々の出力端３は、それぞれ符号化器Ｃiの出
力端６ないし９の各々に接続されている。
第２Ａ図のシーケンサ９の具体例が第４図に示
されている。このシーケンサ９はｎ個の並列出力
を有するシフトレジスタ３７を備えており、出力
端１は信号O1を発生し、出力端ｎは信号Ｏoを発
生する。このシフトレジスタの出力は入力側に帰
還される。シフトレジスタの初期設定時点におい
て、入力端１に存在する論理レベル「１」は第１
のフリツプ・フロツプに記憶される。そこでシフ
トレジスタは直列シフト・モードにされ、記憶さ
れたビツトは入力Ｃが制御される都度シフトレジ
スタ内で循環する。入力端Ｃはアンド・ゲート３
８の出力端４に接続されている。該アンド・ゲー
ト３８の入力端１はオア・ゲート３９の出力端１
６に接続され、そしてアンド・ゲート３８の入力
端は第２Ａ図のフリツプ・フロツプＢ３０に接続
され、入力端３は信号Ｈを発生するシステム全体
のためのクロツク（図示せず）の出力端に接続さ
れている。オア・ゲート３９の入力端０ないし１
５は母線BUS Ｃの16本の導体に接続されてい
る。このようにしてサブシステムがアプリカント
となると直ちにオア・ゲート３９の出力端１６は
状態「１」になる。この状態がアンド・ゲート３
８の入力端１に印加されて、フリツプ・フロツプ
Ｂ３０によつて発生される信号Ｂが存在する時に
は、クロツク信号Ｈのタイミングでシフトレジス
タ３７のシフト動作が制御される。
以上に述べた装置の動作は次の通りである。シ
ステムの初期設定に際して、オペレータは操作パ
ネルもしくはオペレータ・コンソール７でシステ
ムの構成を決定する。全てのサブシステムは、そ
れぞれ同一の優先回路２９を有しているのでシス
テム内の動作させようとする全てのサブシステム
を優先回路の各々に報知する。最も高い優先権を
有するものだけが比較器２９を用いて認識される
（信号HIT１）。そこで動作要求が発生されて記憶
用サブユニツトに対しアドレツシングを行なう。
このアドレツシングは、レジスタ２１を格納され
ている標識およびアプリカントと称する要求を発
生したプロセツサCPU１６により発生されるサ
ブシステム番号から行なわれる。
これら２つの要素から構成メモリ２にアドレツ
シングがなされると、構成メモリ２の出力端２に
は存在ビツトが発生される。この存在ビツトが０
である場合には、アプリカントであるサブシステ
ムはシステムの構成において設けられていない間
違つたアプリカントとみなされ、CPUはそれに
設けられている線路ｌiを零にリセツトし、そこ
でシステムは次のアプリカント・サブシステムに
優先権を与える。他方存在ビツトが「１」である
場合には、アプリカントであるサブシステムがシ
ステムの構成に所属することを意味し、そこでフ
リツプ・フロツプＢ３０は状態「１」となつてシ
ーケンサ９が解放される。このシーケンサ９の
O1相においては、最高の優先権を有するアプリ
カント番号が待機中の他の全てのアプリカントに
先んじてO1相でメモリMMU１をアクセスするた
めにレジスタ２０に導入され、そして中間相では
母線BUS（Ａ，Ｄ，Ｃ）は他の仕事のために解
放される。Ｏo相においてはゲート２５が可能化
されてアプリカント番号がレジスタ１０に記憶さ
れ、そして母線BUS（Ａ，Ｄ，Ｃ）に伝送され
て、サブシステムで、符号化器１５で符号化され
たアプリカント番号と比較される。この比較は信
号HIT２を発生する比較器１４を用いて行なわれ
る。優先権を有するアプリカントだけが認識され
て、そこでデータがこのアプリカント・サブシス
テムとメモリMMU１との間でメモリ制御装置
1bisのゲート２５を介して転送される。この転送
が完了すると、この転送を実行したプロセツサ
CPU１６はそれに所属の線路ｌiに零に戻し、優
先回路はそこで次のアプリカント・サブシステム
に優先権を与える。
以上に述べた装置によれば、単純な電子回路を
用いて完全に独立した動作を確保しつつ同一のメ
モリに接続されているいくつかのプロセツサの同
時動作が可能となる。
以上本発明の好ましい具体例について説明した
が、本発明の範囲から逸脱することなく当業者に
は他の具体例を想到し得ることは言うまでもな
い。
【図面の簡単な説明】
第１図は中央サブシステムがいくつかの同じサ
ブシステムに分割されておつて、これら分割され
たサブシステムの各々が単一の使用者に割当てら
れているデータ処理システムを示す略図、第２Ａ
図は構成メモリならびにメモリを第１図に示した
データ処理システムに適合することを可能にする
装置を示し、第２Ｂ図は中央サブシステムの特定
のアプリカント・サブシステムと組合わされた本
発明の装置を示し、第３Ａ図はメモリ制御装置お
よびサブシステムで用いられる優先回路を示し、
第３Ｂ図は優先回路で用いられるゲートの一具体
例を示し、第３Ｃ図は優先回路で用いられる符号
化器の一具体例を示し、そして第４図は第２Ａ図
に示したシーケンサの一具体例を示す。 ２……構成メモリ、３，４，５……サブシステ
ム、SC……中央サブシステム、Ｐ，１６……プ
ロセツサ、DC……構成デバイス、MMU……メモ
リ、６……サービス・プロセツサ、７……オペレ
ータ・コンソール、BUS……母線、１９，２
７，２９……優先回路、２３，２４，３２，３８
……アンド・ゲート、３０……フリツプ・フロツ
プ、２０……レジスタ、９……シーケンサ、２
５，１７……ゲート、１５，Ｃi……符号化器、
１４，２９……比較器、２１，２８，１０……レ
ジスタ、SE……アプリカント・サブシステム、
３１……インバータ、３３〜３６……増幅器、３
７……シフトレジスタ、３９……オア・ゲート。

Claims (1)

  1. 【特許請求の範囲】 １ １個の中央データ処理サブシステムをいくつ
    かのサブシステムに分割することを可能にする装
    置であつて、少なくとも該中央サブシステム自体
    はオペレータ・コンソールから制御されるサービ
    ス・プロセツサと関連され、該サブシステムはデ
    ータ、アドレスおよび制御母線によつて一緒に接
    続されて、各々のサブシステムは他のサブシステ
    ムとは別個に動作をするようにされ、また、入出
    力チヤンネルを備えた少なくとも１個のプロセツ
    サが含まれており、該中央サブシステム自体は伝
    送線路を介してシステムに対する諸種の使用者の
    プログラムおよびデータのメモリに接続されてお
    り、前記装置は： 各サブシステム内に設けられている複数個の同
    様な構成デバイスであつて、その各々は、各サブ
    システムの初期化の時点においてサービス・プロ
    セツサから供給される所属標識を記憶するための
    記憶手段、および、あるサブシステムがアプリカ
    ント・サブシステムとしての最高の優先権を有し
    ているときには、メモリとの間でデータ交換がな
    されることを前記サブシステムに許容する手段を
    含んでいるもの、 該中央サブシステム内で動作中のサブシステム
    の状態を格納する構成メモリであつて、該構成メ
    モリは、サブシステムによつて行なわれるメモリ
    の各アドレツシング動作毎に、該サブシステムの
    所属標識の番号からアドレス指定を受けて、読出
    し出力に、所要の動作のための記憶サイクルを可
    能にする信号を発生させるもの、 最高の優先権を有しているものと認められたア
    プリカントの番号を記憶するための少なくとも１
    個の手段と関連されている、最高の優先権を有す
    るアプリカント・サブシステムを選択するための
    少なくとも１個の優先回路を含んでいるメモリ制
    御装置であつて、前記メモリの出力は前記アドレ
    ス、データおよび制御母線に接続され、各構成デ
    バイスのデータ交換を許容する前記手段の各々に
    対して最高の優先権を有するアプリカント・サブ
    システムの番号を伝送して、最高の優先権を有す
    るサブシステムと前記メモリとの間でデータの伝
    送を行なわせるためのもの、 が含まれている、１個の中央データ処理サブシス
    テムをいくつかの独立したサブシステムに分割す
    る装置。 ２ サブシステムによる構成メモリのアドレツシ
    ング動作は、前記記憶手段内に記憶されている所
    属標識番号および該サブシステムに固有のサブシ
    ステム番号に基づいて実行される特許請求の範囲
    第１項記載の１個の中央データ処理サブシステム
    をいくつかの独立したサブシステムに分割する装
    置。 ３ 各要素のデータ交換を許容する前記手段が、
    最高の優先権を有するアプリカント・サブシステ
    ムを識別するための優先回路によつて構成されて
    おり、該回路は前記メモリ制御装置の優先回路と
    同様である特許請求の範囲第１項記載の１個の中
    央データ処理サブシステムをいくつかの独立した
    サブシステムに分割する装置。 ４ 各サブシステムのデータ交換を許容する前記
    手段には、さらに、制御装置を備えた前記記憶手
    段によつて発生された優先権のあるアプリカン
    ト・サブユニツトの番号を、前記サブシステムに
    固有の符号化器から発生された識別番号と比較す
    るための手段が含まれている特許請求の範囲第１
    項ないし第３項のいずれか１項に記載の１個の中
    央データ処理サブシステムをいくつかの独立した
    サブシステムに分割する装置。 ５ 前記比較手段は、前記メモリ制御装置に記憶
    されている優先権のあるアプリカント・サブシス
    テムの番号と、前記サブシステムに固有の符号化
    器から供給される番号との間に一致があるとき
    に、前記メモリとサブシステムとの間でデータ転
    送を許容するようにされている特許請求の範囲第
    ４項記載の１個の中央データ処理サブシステムを
    いくつかの独立したサブシステムに分割する装
    置。
JP16065480A 1979-11-14 1980-11-14 Device for dividing central subsystem of data processing system into arbitrarily plural independent subsystes Granted JPS56124955A (en)

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FR7928076A FR2469752B1 (fr) 1979-11-14 1979-11-14 Dispositif de partage d'un sous-systeme central d'un systeme de traitement de l'information en plusieurs sous-systemes independants

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Publication Number Publication Date
JPS56124955A JPS56124955A (en) 1981-09-30
JPS6133225B2 true JPS6133225B2 (ja) 1986-08-01

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JP16065480A Granted JPS56124955A (en) 1979-11-14 1980-11-14 Device for dividing central subsystem of data processing system into arbitrarily plural independent subsystes

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JP (1) JPS56124955A (ja)
DE (1) DE3043012A1 (ja)
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IT (1) IT1134273B (ja)

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IT1134273B (it) 1986-08-13
JPS56124955A (en) 1981-09-30
US4472771A (en) 1984-09-18
FR2469752A1 (fr) 1981-05-22
DE3043012C2 (ja) 1988-06-23
IT8025981A0 (it) 1980-11-14
FR2469752B1 (fr) 1986-05-16
DE3043012A1 (de) 1981-06-25

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