JPH01298875A - 同期信号分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、同期信号分離回路、特に例えば。

ビデオ信号の複合同期信号から水平同期信号だけを分離
して取り出すことができるようにされた同期信号分離回
路に関するものである。

［従来の技術］ 第３図は、従来からのこの種の同期信号分離回路を示す
概略構成図である０図において、（１）はワンショット
・マルチバイブレータであって。

入力部（２）および出力部（３）を有しており、また。

コンデンサ（４）および抵抗（５）が設けられている。

このコンデンサ（４）および抵抗（５）は、ワンショッ
ト・マルチバイブレータ（１）から出力されるパルス信
号のパルス幅を決定するためのものである。

第４図は、上記従来例における複合同期信号の入力信号
と出力信号との態様の例示図であり。

その中で、第４図（ａ）は、いわゆるセレーション・パ
ルス（ｓｐ）が挿入されている時の入力信号としての複
合同期信号の態様であり、第４図（ｂ）は。

これに対応して得られる出力信号の態様である。

また、第４図（Ｃ）は、セレーション・７バルス（Ｓ、
）が正しくない位置に挿入されている時の入力信号とし
ての複合同期信号の態様であり、第４図（ｄ）は。

これに対応して得られる出力信号の態様である。

二こで１例えば、第４図（ａ）についてみると、ある所
定の時間間隔をもって水平同期信号（Ｓｈ）が見掛は上
連続しており、これと重畳するように垂直同期信号（Ｓ
、）が挿入されている。そして、この第４図（ａ＞の場
合には、前述されたセレーション・パルス（Ｓ、）が垂
直同期信号（Ｓ　ｖ）の区間において使用されている。

従来の同期信号分離回路は上記のように構成され、まず
第４図（ａ＞に示されているような複合同期信号が入力
される場合についてみると、セレーション・パルス（Ｓ
、）が使用されていることから、水平同期信号（Ｓｈ）
が見掛は上連続しており。

このために、そのエツジでワンショット・マルチバイブ
レータ（１）をトリガすることにより、水平同期信号成
分だけを取り出すことができる。しかるに１例えば、Ｃ
ＲＴ駆動用ビデオ出力装置の一部においては、前述のセ
レーション・パルス（Ｓ　ｐ）が正しく使用されず、第
４図（ｃ）に示されているように、垂直同期信号（Ｓｖ
）の区間内で水平同期信号（ｓｈ）が正しい位置にない
ような複合同期信号が入力されることがある。このよう
な場合には。

第４図（ｄ）に示されているように、取り出された水平
同期信号成分に不正部分が生じることになる。

［発明が解決しようとする課題〕 上記のような従来の同期信号分離回路では。

複合同期信号における垂直同期信号（Ｓｖ）の区間内で
セレーション・パルス（ＳＰ）が正しく挿入されていな
い時には、前記垂直同期信号（Ｓｖ）の区間内における
水平同期信号成分が乱れてしまうという問題点があった
。更に１例えば、ある所定のビデオ信号を適当にディジ
タル的に処理してから所定のメモリに書き込もうとする
ような場合には、前記のように分離して取り出した水平
同期信号を使用して次に続＜ＰＬＬ回路を駆動し、所要
のサンプリング・クロックを作成しようとする時に、前
記ＰＬＬ回路の同期を乱してしまうという問題点もあっ
た。

この発明は、かかる問題点を解決するためになされたも
ので、水平同期信号を複合同期信号から分離して取り出
すためにＰＬＬ回路を使用し。

水平同期信号成分が乱れている部分を、前記ＰＬＬ回路
のフリーラン発振によって補うことができるようにされ
た同期信号分離回路を得ることを目的とする。

［課題を解決するための手段］ この発明に係る同期信号分離回路は、垂直同期信号と水
平同期信号とが複合された複合同期信号が入力され、こ
の複合同期信号から前記水平同期信号を分離するＰＬＬ
回路と、前記複合同期信号から前記水平同期信号が乱れ
ている垂直同期信号を検出する垂直同期信号マスク回路
とを備えたものである。

し作用］ この発明においては、垂直同期信号マスク回路が複合同
期信号の水平同期信号の乱れている垂直同期信号を検出
した時、前記垂直同期信号マスク回路の出力信号でＰＬ
Ｌ回路を水平同期信号の乱入期間だけフリーランするよ
うに制御する。

［実施例］ 第１図はこの発明の一実施例による同期信号分離回路を
示す概略構成図である。図において。

（１）はクロック入力部、（２）は入力部、（３）は出
力部、（４）はクロック入力部（１）と接続される第１
のプログラマブルインターバルタイマであって。

クロック入力部（１）に加えられるクロック信号を計数
して時間を計測、設定することができる。（５）はＤフ
リップフロップであって、そのクロック入力端子が第１
のプログラマブルインターバルタイマ（４）と、そのＤ
端子が第１のプログラマブルインターバルタイマ（４）
および入力部（２）と、それぞれ接続されていて、第１
のプログラマブルインターバルタイマ（４）の出力信号
の立ち上がりで複合同期信号をラッチする。（１０）は
第２のプログラマブルインターバルタイマであって、第
１のプログラマブルインターバルタイマ（４）の出力を
計数する。（１１）はオア回路であって、その一方の入
力側がＤフリップフロップ（５）の出力側と、その他方
の入力側が第２のプログラマブルインターバルタイマ（
１０）の出力側と、それぞれ接続され。

それぞれの出力信号のオアをとる。なお１以上の第１の
プログラマブルインターバルタイマ（４）。

Ｄフリップフロップ（５）、第２のプログラマブルイン
ターバルタイマ（１０）、オア回路〈１１）で垂直同期
信号マスク回路（９）を構成している。この垂直同期信
号マスク回路（９）の出力信号がオア回路（１１）の出
力信号である。

ＰＬＬ回路（８）は２位相相比較回路（Ｐ　Ｄ　）（８
１）、ローパスフィルタ（ＬＰＦ）（８２）および電圧
コントロール発振器（ＶＣＯＨ８３）から構成され。

位相比較回路（ＰＤ）（８１）と電圧コントロール発振
器（ＶＣＯ）（８３）間のローパスフィルタ（ＬＰＦ）
（８２）にはアナログスイッチ（６）が接続されている
。なお、ローパスフィルタ（ＬＰＦ）（８２）は、抵抗
（８２−１＞、アナログスイッチ（６）およびホールド
コンデンサ（７）から成る。

第２図は上記実施例における複合同期信号の入力信号と
出力信号の態様の例示図である１図において、第２図（
Ａ）は入力部（２）に加えられる複合同期信号であり、
垂直同期信号（Ｓ、）の区間内で水平同期信号成分が正
しい位置にない。第２図（Ｂ）は第１のプログラマブル
インターバルタイマ〈４）の出力信号である。この第１
のプログラマブルインターバルタイマ（４）はプログラ
マブルワンショットとして使用されており、そのトリガ
信号は、前記複合同期信号（第２図（Ａ）参照）によっ
てそのトリガ信号の立ち下がりでトリガがかかり、第２
図（Ｂ）で示される出力信号はトリガから一定時間（Ｔ
）だけ“Ｌ　”レベルとなった信号となっている。第２
図（Ｃ）はＤフリップフロップ（５）の出力信号で第１
のプログラマブルインターバルタイマ（４）の出力信号
（第２図（Ｂ））の立ち上がりで複合同期信号（第２図
（Ａ））をＤフリップフロップ（５）を使用してラッチ
した信号である。第２図（Ｄ＞は、第２のプログラマブ
ルインターバルタイマ（１０）の出力信号でＤフリップ
フロップ（５）の出力信号（Ｃ）の立ちトがりから第１
のプログラマブルインターバルタイマ（４）の出力信号
（Ｂ）の立ち上がりを計数して１次の垂直同期信号が来
る直前に立ち北がる。

第２図＜Ｅ）は、垂直同期信号マスク回路（９）の出力
信号で、出力信号（Ｃ）と出力信号（Ｅ）をオアしたも
のである。第２図（Ｆ）はＰＬＬ回路（８）の出力部（
３）の出力信号である。

上記のように構成された同期信号分離回路において、第
２図（Ａ）に示される複合同期信号がＰＬＬ回路（８）
の入力部（２）に加えられる。複合同期信号（第２図（
Ａ）参照）の垂直同期信号（Ｓｖ）の区間では、アナロ
グスイッチ（６）は、垂直同期信号マスク回路（９）の
出力信号（第２図（Ｅ）参照）で制御され、水平同期信
号成分が正しく挿入されていない期間中、アナログスイ
ッチ（６）は回路を遮断する。そのなめＰＬＬ回路（８
）の電圧コントロール発振器はフリーランし、その発振
周波数を乱されることなく、第２図（Ｄ）に示されるよ
うな出力信号を生じる。

［発明の効果］ この発明は以上説明したとおり、垂直同期信号と水平同
期信号とが複合された複合同期信号が入力され、この複
合同期信号から前記水平同期信号を分離するＰＬＬ回路
と、前記複合同期信号がら前記水平同期信号が正しく挿
入されていない垂直同期信号を検出する垂直同期信号マ
スク回路とを備えているので、水平同期信号成分が、垂
直同期信号が重畳された期間正しくなくても所妾の水平
同期信号を連続的にかつ安定に分離して取り出すことが
でき、また、ワンショットマルチバイブレータを使用し
ていないので異なる周波数の水平同期信号にも調整なし
で対応できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による同期信号分離回路を
示す概略構成図、第２図は」ユ記実施例における入出力
信号および垂直同期信号マスク回路（９）の内部信号の
例示図、第３図は従来の同期信号分離回路の概略構成図
、第４図は上記従来例における入出力信号の例示図であ
る。 図において、（１）・・・クロック入力部、（２）・・
入力部、（３）・　・出力部、（４）・・・第１のプロ
グラマブルインターバルタイマ、（５）・・・Ｄフリッ
プフロップ、（６）・・・アナログスイッチ、〈７）・
・・ホールドコンデンサ、（８）・・・Ｐ　Ｌ　Ｌ回路
１（９）・・・垂直同期信号マスク回路。 （１０）・・・第２のプログラマブルインターバルタイ
マ、（１１）・・・オア回路、（８１）・・・位相比較
回路（ＰＤ）、（８２）・・・ローパスフィルタ（ＬＰ
Ｆ）。 （８３）・・・電圧コントロール発振器（ＶＣＯ）。 （８２−１＞・・・抵抗である。 なお、各図中同一符号は同−又は相当部分を示第１図

Claims (1)

【特許請求の範囲】
1. 垂直同期信号と水平同期信号とが複合された複合同期信
   号が入力され、この複合同期信号から前記水平同期信号
   を分離するＰＬＬ回路と、前記複合同期信号から前記水
   平同期信号が乱れる垂直同期信号を検出する垂直同期信
   号マスク回路とを備え、前記垂直同期信号マスク回路が
   前記複合同期信号に前記水平同期信号が乱れる垂直同期
   信号を検出した時、前記水平同期信号の乱れた期間だけ
   前記垂直同期信号マスク回路の出力信号で前記ＰＬＬ回
   路をフリーランするように制御することを特徴とする同
   期信号分離回路。