JPH01208080A - 同期信号分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、同期信号分離回路、特に例えば。

ビデオ信号の複合同期信号から水平同期信号だけを分離
して取り出すことができるようにされた同期信号分離回
路に関するものである。

［従来の技術］ 第３図は、従来からのこの種の同期信号分離回路を示す
概略構成図である０図において、（１）はワンショット
・マルチバイブレータであって。

入力部（２）および出力部（３）を有しており、また。

コンデンサ（４）および抵抗（５）が設けられている。

このコンデンサ（４）および抵抗（５）は、ワンショッ
ト・マルチバイブレータく１）から出力されるパルス信
号のパルス幅を決定するためのものである。

第４図は、上記従来例における複合同期信号の入力信号
と出力信号との態様の例示図であり。

その中で、第４図（ａ＞は、いわゆるセレーション・パ
ルス（Ｓ、）が挿入されている時の入力信号としての複
合同期信号の態様であり、第４図（ｂ）は。

これに対応して得られる出力信号の態様である。

また、第４図（Ｃ）は、セレーション・パルス（ＳＰ）
が挿入されていない時の入力信号としての複合同期信号
の態様であり１．第４図（ｄ）は、これに対応して得ら
れる出力信号の態様である。ここで１例えば、第４図（
ａ）についてみると、ある所定の時間間隔をもって水平
同期信号（Ｓ、）が見掛は上連続しており、これと重畳
するように垂直同期信号（ＳＶ）が挿入されている。そ
して、この第４図（ａ）の場合には、前述されたセレー
ション・パルス（Ｓ　ｐ）が垂直同期信号（Ｓｖ）の区
間において使用されている。

従来の同期信号分離回路は上記のように構成され、まず
第４図（ａ）に示されているような複合同期信号が入力
される場合についてみると、セレーション・パルス（Ｓ
、）が使用されていることから、水平同期信号（Ｓ　ｈ
）が見掛は上連続しており。

このために、そのエツジでワンショット・マルチバイブ
レータ（１）をトリガすることにより、水平同期信号成
分だけを取り出すことができる。しかるに７例えば、Ｃ
ＲＴ駆動用ビデオ出力装置の一部においては、前述のセ
レーション・パルス（Ｓ、）が使用されず、第４図（ｃ
）に示されているように。

垂直同期信号（Ｓ　ｖ）の区間内で水平同期信号（Ｓ　
ｈ）が見掛は上消失するような複合同期信号が入力され
ることかある。このような場合には、第４図（ｄ）に示
されているように、取り出された水平同期信号成分に欠
落部分が生じることになる。

［発明が解決しようとする課題］ 」ユ記のような従来の同期信号分離回路では。

複合同期信号における垂直同期信号（Ｓｖ）の区間内で
セレーション・パルス（Ｓｐ）が使用されていない時に
は、前記垂直同期信号（Ｓｖ）の区間内における水平同
期信号成分が欠落してしまうという問題点があった。更
に９例えば、ある所定のビデオ信号を適当にディジタル
的に処理してから所定のメモリに書き込もうとするよう
な場合には、前記のように分離して取り出した水平同期
信号を使用して次に続（ＰＬＬ回路を駆動し、所要のサ
ンプリング・クロックを作成しようとする時に、前記Ｐ
Ｌ　Ｌ回路の同期を乱してしまうという問題点もあった
。

この発明は、かかる問題点を解決するためになされたも
ので、水平同期信号を複合同期信号から分離して収り出
すためにＰＬＬ回路を使用し。

水平同期信号成分が欠落している部分を、前記ＰＬＬ回
路のフリーラン発振によって補うことができるようにさ
れた同期信号分離回路を得ることを目的とする。

［課題を解決するための手段］ この発明に係る同期信号分離回路は、垂直同期信号と水
平同期信号とが複合された複合同期信号が入力され、こ
の複合同期信号から前記水平同期信号を分離するＰＬＬ
回路と、前記複合同期信号から前記水平同期信号が欠落
する垂直同期信号を検出する垂直同期信号検出回路とを
備えたものである。

［作用］ この発明においては、垂直同期信号検出回路が複合同期
信号の水平同期信号の欠落している垂直同期信号を検出
した時、前記垂直同期信号検出回路の出力信号でＰＬＬ
回路を水平同期信号の欠落期間だけフリーランするよう
に制御する。

［実施例］ 第１図はこの発明の一実施例による同期信号分離回路を
示す概略構成図である。図において。

（１）はクロック入力部、（２）は入力部、（３）は出
力部、（４）はクロック入力部（１）と接続されるプロ
グラマブルインターバルタイマであって、クロック入力
部（１）に加えられるクロック信号を計数して時間を計
測、設定することができる。（５）はＤフリップフロッ
プであって、そのタロツク入力端子がプログラマブルイ
ンターバルタイマ（４）と。

そのＤ端子がプログラマブルインターバルタイマ（４）
および入力部（２）と、それぞれ接続されていて、プロ
グラマブルインターバルタイマ〈４）の出力信号の立ち
上がりで複合同期信号をラッチする。

なお２以上のプログラマブルインターバルタイマ（４）
およびＤフリップフロップ（５）で垂直同期信号検出回
路（９）を構成している。

ＰＬＬ回路（８）は１位相相比較回路（Ｐ　Ｄ　）（８
１）、ローパスフィルタ（ＬＰＦ）（８２）および電圧
コントロール発振器（ＶＣＯ）（８３）から構成され。

位相比較回路（Ｐ　Ｄ）（８１）と電圧コントロール発
振器（ＶＣＯ）（８３）間のローパスフィルタ（ＬＰＦ
）（８２）にはアナログスイッチ（６）が接続されてい
る。なお、ローパスフィルタ（Ｌ　Ｐ　Ｆ　）（８２）
は、抵抗（８２−１）、アナログスイッチ（６）および
ホールドコンデンサ（７）がち成る。

第２図は上記実施例における複合同期信号の入力信号と
出力信号の態様の例示図である。図において、第２図（
Ａ）は入力部（２）に加えられる複合同期信号であり、
垂直同期信号（ＳＶ）の区間内で水平同期信号成分が欠
落している。第２図（Ｂ）はプログラマブルインターバ
ルタイマ（４）の出力信号である。このプログラマブル
インターバルタイマ（４）はプログラマブルワンショッ
トとして使用されており、そのトリガ信号は、前記複合
同期信号（第２図（Ａ）参照）によってそのトリガ信号
の立ち下がりでトリガがかかり、第２図（Ｂ）で示され
る出力信号はトリガから一定時間（Ｔ）だけ″Ｌ　”レ
ベルとなった信号となっている。第２図（Ｃ）は垂直同
期信号検出回路（９）の出力信号でプログラマブルイン
ターバルタイマ（４）の出力信号（第２図（Ｂ））の立
ち上がりで複合同期信号（第２図（Ａ））をＤフリップ
フロップ（５〉を使用してラッチした信号である。第２
図（Ｄ）はＰＬＬ回路（８）の出力部（３）の出力信号
である。

上記のように構成された同期信号分離回路において、第
２図（Ａ＞に示される複合同期信号がＰＬ　Ｌ回路（８
）の入力部（２）に加えられる。複合同期信号（第２図
（Ａ）参照）の垂直同期信号（Ｓｖ）の区間では、アナ
ログスイッチ（６）は、垂直同期信号検出回路（９）の
出力信号（第２図（Ｃ）参照）で制御され、水平同期信
号成分が欠落している期間中。

アナログスイッチ（６）は回路を遮断する。そのためＰ
ＬＬ回路（８）の電圧コントロール発振器はフリーラン
し、その発振周波数を乱されることなく。

第２図（Ｄ）に示されるような出力信号を生じる。

［発明の効果］ この発明は以上説明したとおり、垂直同期信号と水平同
期信号とが複合された複合同期信号が入力され、この複
合同期信号から前記水平同期信号を分離するＰＬＬ回路
と、前記複合同期信号から前記水平同期信号が欠落する
垂直同期信号を検出する垂直同期信号検出回路とを備え
ているので。

水平同期信号成分が、垂直同期信号が重畳された期間欠
落しても所要の水平同期信号を連続的にかつ安定に分離
して取り出すことができ、また、ワンショットマルチバ
イブレータを使用していないので異なる周波数の水平同
期信号にも調整なしで対応できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による同期信号分離回路を
示す概略構成図、第２図は上記実施例における入出力信
号および垂直同期信号検出回路（９）の内部信号の例示
図、第３図は従来の同期信号分離回路の概略構成図、第
４図は上記従来例における入出力信号の例示図である。 図において、（１）・・・クロック入力部、（２）・・
・入力部、（３〉・・・出力部、（４）・・・プログラ
マブルインターバルタイマ、（５）・・・Ｄフリップフ
ロップ、（６）・・・アナログスイッチ。 （７）・・・ホールドコンデンサ、（８）・・・ＰＬＬ
回路、（９）・・・垂直同期信号検出回路、（８１）・
・・位相比較回路（ＰＤ）、（８２）・・・ローパスフ
ィルタ（ＬＰＦ）、（８３）・・・電圧コントロール発
振器（ｖｃｏ）、　（８２−１）・・・抵抗である。 なお、各図中同一符号は同−又は相当部分を示１　　：
　ＱＯ・リフ入力節 ２　入力節 ３　巳カ節 ６゛７すＯグスイＩｌｌテ アｉ＋−ルドコニテ゛；す ８１、イ立相比Ｍ器（ＰＤ） ８３　１！’尽フートロールあ派昏（ＶＣＯ）８２−１
　、抵抗

Claims (1)

【特許請求の範囲】
1. 　垂直同期信号と水平同期信号とが複合された複合同期
   信号が入力され、この複合同期信号から前記水平同期信
   号を分離するＰＬＬ回路と、前記複合同期信号から前記
   水平同期信号が欠落する垂直同期信号を検出する垂直同
   期信号検出回路とを備え、前記垂直同期信号検出回路が
   前記複合同期信号に前記水平同期信号が欠落する垂直同
   期信号を検出した時、前記水平同期信号の欠落期間だけ
   前記垂直同期信号検出回路の出力信号で前記ＰＬＬ回路
   をフリーランするように制御することを特徴とする同期
   信号分離回路。