JPH01300321A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に主記憶回路に格納さ
れたソフト命令制御により動作する情報処理装置に関す
る。

〔従来の技術〕

従来、この種の情報処理装置は、単一周期のクロックで
動作していて、ソフト命令により異なる周期のクロック
へ変更する機能を有していなかった。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置は、単一周期のクロックで
動作しており、ハードウェアにより実現された機能と、
プログラムにより実現された機能とによりデータ処理さ
れる装置において、ハードウェア部の実行時間がプログ
ラム部の命令による実行時間より長い場合、前者に合せ
たクロック周期としているのでプログラム部の短い命令
実行時間を有効に生かせず性能を低下させているという
欠点がある。

また、プログラムのみで機能を実現している装置におい
て、はとんどの命令の実行時間は短いが、一部実行時間
を長い命令があるとき、後者に合せたクロック周期とし
ているので性能を低下させているという欠点がある。

〔課題を解決するための手段〕

本発明の情報処理装置は、命令レジスタと、命令実行回
路と、クロック周期切換指示回路と、クロック周期切換
回路と、複数の発振器を有している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図を参照すると、本発明の一実施例は、主記憶回路
１０．命令レジスタ２０．命令実行回路３０、およびク
ロック周期切換指示回路４０を有する論理回路部ｌと、
第１の発振器５０、第２の発振器６０、およびクロック
周期切換回路７０を有するクロック回路部２とから構成
されている。

第２図を参照すると、論理回路部１のクロック周期切換
指示回路４０は、ゲート４１〜４７とフリップフロップ
４８．４９とから構成されている。

第３図を参照すると、クロック回路部２のクロック周期
切換回路７０は、ゲー）７１，７２゜７３と、選択回路
７４．７５と、フリップフロップ７６．７７とから構成
されている。

次に本発明の一実施例の動作を第１図から第４図を参照
して詳細に説明する。

今、初期状態で第２図のフリップフロップ４８゜４９お
よび第３図のフリップフロップ７６．７７は各々論理“
０″がセットされている。第１図の第１の発振器５０．
および第２の発振器６０は各々信号線１６０．および１
７０を介してクロック周期変更回路７０にクロックを供
給している。

第１図、第３図および第４図を参照すると、クロック周
期変更回路７０では、信号線７０１および７０２上に論
理“０″が伝送されるので、選択回路７４が信号線１６
０の値を選択して信号線７０６に出力し、信号線１２０
．および１３０上の初期値は論理“１″でゲート７３が
開かれており、信号線１５０に信号線７０６の内容が出
力される。つまり、第１の発振器５０のクロックが信号
線１５０に出力され、論理回路１に供給されるて動作し
ている。また、選択回路７５は信号線１７０の値を選択
して信号線７０７に出力し、フリップフロップ７６、お
よび７７に第２の発振器６０のクロックを供給している
。

第１図、第２図および第４図を参照すると、この状態で
、命令レジスタ２０にクロック周期を第１の発振器５０
０周期から第２の発振器６００周期へ変更するソフト命
令■がセットされると、命令実行回路３０で命令が実行
されて、出力信号線１００が論理“０”になる。信号線
１００はゲート４１に接続されていて、論理“０”のと
きゲート４１の出力信号線４０１を論理“１”にする。

信号線１４０の初期値、論理“ｌ”は、ゲート４２の出
力信号線４０２を論理“１”にし、クロック入力に応答
してフリップフロップ４８に論理“ｌ”がセットさｈる
。フリップフロップ４８に論理“ｌ”がセットされると
、信号線４０４が論理“０”になり、フリップフロップ
４８が論理“１″の状態に保持される。また、信号線４
０３が論理“ｌ”にされ、ゲート４６の出力信号線１２
０が論理“０”になる。

第１図、第３図および第４図を参照すると、信号線１２
０はゲー）７１．および７３に接続されていて、論理“
０”のときゲート７１の出力信号７０１が論理“１”に
されるとともに、ゲート７３が閉じられ出力信号線１５
０が論理″０”にされて論理回路１へのクロック供給が
停止される。信号線１３０の初期値は論理″１”であり
、信号線７０１が論理“１″になると、ゲート７２は開
き、出力信号線７０２が論理“１″にされ、クロック入
力に応答してフリップフロップ７６に論理“１”がセッ
トされる。フリップフロップ７６に論理゛ｌ゛がセット
されると、信号線７０４が論理“０”にされ、フリップ
フロップ７６が論理“１”の状態に保持される。また、
信号線７０３が論理“１″にされ、選択回路７４では信
号線１７０の値が選択されて信号線７０６に出力される
一方、クロック入力に応答してフリップフロップ７７に
論理“１ｎがセットされる。フリップフロップ７７に論
理“１”がセットされると、信号線７０５が論理“１″
にされ、選択回路７５では信号線１６０の値が選択され
て信号線７０７に出力され、フリップフロップ７６およ
び７７に第１の発振器５０のクロックが供給される。

第１図から第４図を参照すると、また、信号線１４０が
論理“０”にされ、ゲート４２が閉じられて、信号線４
０２が論理“０”にされ、クロック入力に応答してフリ
ップフロップ４８に論理“０”がセットされ、ゲート４
６が閉じられて信号線１２０が論理“ｌ”になる。信号
線１２０が論理“１”になるとゲート７３が開かれて、
信号線１５０に信号線７０６の内容、つまり第２の発振
器６０のクロックが出力されて、論理回路ｌに供給され
る。

このようにして、第１の発振器５０のクロックから第２
の発振器６０のクロックへ周期切換が行なわれる。

第１図、第２図おおび第４図を参照すると、次に第２の
発振器６０のクロックでの動作状態で命令レジスタ２０
に、クロック周期を第２の発振器６０の周期から、第１
の発振器５０の周期へ変更するソフト命令■がセットさ
れると、命令実行回路３０で実行されて、出力信号線１
１０が論理“０”になる。信号線１１０はゲート４３に
接続されていて、論理“０”のときゲート４３の出力信
号線４０５が論理“１”になる。信号線１４０は論理“
Ｏｎであり、ゲート４４の出力信号線４０９が論理“１
”なので、ゲート４５の出力信号線４０６が論理“１”
になり、クロック入力に応答してフリップフロップ４９
に論理“１″がセットされる。フリップフロップ４９に
論理゛ｌ”がセットされると、信号線４０８が論理“０
”になりフリップフロップ４９が論理“１”の状態に保
持される。また、信号線４０７が論理“１″にされ、ゲ
ート４７の出力信号線１３０が論理“０″にされる。信
号線１３０は、ゲート７２．７３に接続されていて、論
理“０″のときゲート７２が閉じられて信号線７０２が
論理“０”となり、クロック入力に応答して、フリ。

プフロップ７６に論理“Ｏ”がセットされる一方、ゲー
ト７３が閉じられて、信号線１５０が論理″０”にされ
て、論理回路１へのクロック供給が停止される。フリッ
プフロップ７６に論理“０”がセットされると、信号線
７０４が論理“１″にされ、フリップフロップ７６が論
理“０”の状態に保持される。また、信号線７０３が論
理“ｏ″にされ、選択回路７４の出力信号線７０６に信
号線１６０が出力される一方、クロック入力に応答して
フリップフロップ７７に論理“０″がセットされる。フ
リップフロップ７７に論理“０”がセットされると、信
号線７０５が論理“０”になり、選択回路７５では信号
線１７０の値が選択されて信号線７０７に出力され、フ
リップフロップ７６、および７７に第２の発振器６０の
クロックが供給される。また、信号線１４０が論理“１
″になり、ゲート４４の出力信号線４０９が論理“０″
と゛なりゲート４５が閉じられ、その出力信号線７０６
が論理“０”になり、クロック入力に応答してフリップ
フロップ４９に論理“０”がセットされる。信号線４０
９が論理“０”になるとゲート４７が閉じられて信号線
１３０が論理“１″となり、ゲート７３が開かれて信号
線１５０に信号線７０６の内容、つまり第１の発振器５
゜のクロックが出力されて、論理回路１に供給される。

このようにして、第２の発振器６ｏのクロックから第１
の発振器５０のクロックへ周期変更が行なわれる。

〔発明の効果〕

以上説明したように本発明は、命令によりクロック周期
を変更できる機能を提供することにより、ハードウェア
により実現された機能と、命令により実現された機能と
によりデータ処理される装置において、ハードウェア部
の方が命令部より実行時間が長く、それに合せて命令部
のクロック周期を長くしている場合に、命令部のみクロ
ック周期を短くして性能向上を計れるという効果がある
。

また、命令のみで機能を実現している場合でも、一部の
実行時間の長い命令に合せて、全体を遅くしているとき
に、その実行時間の長い命令を実行する前にクロック周
期を長くし、それ以外はクロック周期を短かくすること
により性能向上を計れるという効果もある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す図、第２図は第１図
のクロック周期切換指示回路４０の詳細な構成を示す図
、第３図は第１図のクロック周期切換回路７０の詳細な
構成を示す図、および第４図は本発明の詳細な説明する
ためのタイミングチャートである。 第１図から第４図において、ｌ・・・・・・論理回路部
、２・・・・・・クロック回路部、１０・・・・・・主
記憶回路、２０・・・・・・命令レジスタ、３０・・・
・・・命令実行回路、４０・・・・・・クロック周期切
換指示回路、５０゜６０・・・・・・発振器、７０・・
・・・・クロック周期切換回路、４１〜４７．７１〜７
３・・・・・・ゲート回路、４８゜４９．７６．７７・
・・・・・フリップフロップ、７４゜７５・・・・・・
選択回路。 代理人　弁理士　　内　原　　　音 ＄　　／　　ｒ！！１ 、ｔａ４ 芹　２　＠

Claims (1)

1. 【特許請求の範囲】 主記憶回路に格納されたソフト命令の実行により動作を
   制御する情報処理装置において、 ソフト命令を格納する主記憶回路と、 該主記憶回路から読み出したソフト命令を保持する命令
   レジスタと、 該命令レジスタに保持されたソフト命令をハードウェア
   によるかまたは、ファームウェアにより実行する命令実
   行回路と、 該命令実行回路からの指示によりクロック周期の切換を
   指示するクロック周期切換指示回路と、各々異なる周期
   のクロックを発生する複数の発振回路と、 該クロック周期切換指示回路の指示に従って、前記複数
   の発振回路から発生されるクロックのクロック周期を切
   換えるクロック周期切換回路とを含むことを特徴とする
   情報処理装置。