JPH02118832A - 制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分升 本発明はプログラムメモリによって演算回路を制御する
制御回路に関するものである。

従来の技術 近年、半導体素子の発達によりコンピュータの高速化が
進んできている。これによりコンピュータのクロックも
速くなってきている。コンピュータを構成する素子とし
てＭＯＳが多く用いられているが、一部ではバイポーラ
素子を使用している場合がある。ＭＯＳによる回路とバ
イポーラ素子によるＥＣＬ回路等のクロックは５〜１０
倍近くの差があり、バイポーラ素子によるＥＣＬ回路を
使ったブロックとＭＯ８回路を使ったブロックで構成さ
れている場合、バイポーラ素子を使ったＥＣＬ回路ブロ
ックにあった速いクロックを発生させて、それを分周し
たものをＭＯ５回路のクロックとする。しかし、高い周
波数のクロックは扱いにくい。そこで、バイポーラ素子
のＥＣＬ回路のブロック内では、それに合った高いクロ
ックを発生させ、他のＭＯ５回路のブロックにはそれに
合った低いクロックを発生させて使用している場合があ
る。このようにしてバイポーラ素子のＥＣＬ回路のブロ
ックとＭＯ８素子によるＭＯ８回路のブロックとが非同
期で動作させるため、各ブロック間でのデータの授受が
問題となってくる。

従来例を第３図を用いて説明する。このＥＣＬ回路等の
高速な演算ブロック１は、外部のＭＯ８回路等の低速な
演算ブロックから送られてきたデ−タに対して、プログ
ラムメモリ３に従って、演算回路２を用いて処理を行い
、ＭＯ８回路等の低速な演算ブロックに出力するもので
ある。第４図を用いながら、第３図の従来例の動作を説
明する。

演算回路２に与えられているデータ入力端子のデータは
、リセット信号により演算回路２内に取り込まれる。そ
れと同時にリセット信号によりプログラムメモリ３にア
ドレスを与えるアドレスラッチ４がリセットされ、プロ
グラムメモリ３にアドレス０を与える。このアドレスラ
ッチ４の出力は加算器６　（ＡＤＤ）の一方の入力とな
っており、もう一方の入力は１であるため、加算器６の
出力は、０＋１を行い、次のステップである１を出力す
る。加算器６の出力は、２人カマルチブレクサ（ＭＵＸ
）の一方の入力に接続されており、マルチプレクサ５の
出力はアドレスラッチ４の入力に接続されアドレスラッ
チ４のクロックによって取り込まれる。マルチプレクサ
５のもう一方の入力はプログラムメモリ３の出力に接続
せれており、マルチプレクサ５をコントロールする信号
も同じくプログラムメモリ３の他のビットに接続されて
いる。このビットによりプログラムメモリ３の制御が行
われ、次のアドレスが加算器６の出力、すなわち、現在
読み出しているアドレスの次のアドレスか、もしくは、
マルチプレクサ５のもう一方の人力となっているプログ
ラムメモリ３で与えられるアドレスかの選択が行われる
。ジャンプが実行するかどうかの制御である。

リセット信号によりアドレスラッチ４がリセット０アド
レスの読み出しとし、演算回路２へのデータの取り込み
が行われた後の最初のクロックの立ち」二かりによって
、プログラムメモリ３の出力はブリフェッチラッチ７に
取り込まれ演算回路２に供給される。演算回路２はこの
信号によりプログラムステップＯを実行する。これと同
時に、アドレスラッチ４は次のステップのアドレス１を
出力する。次のクロックの立ち上がりで、ブリフェッチ
ラッチ７へ、１ステツプ目のプログラムが取り込まれ演
算回路２によってステップ１の実行が行われる。このよ
うに順次実行が行われる。そして、プログラムの終わり
にはそのステップへのジャンプ命令が書き込まれており
、それにより、見かけ上、それ以降の実行がすべて行わ
れないようにすることでデータを出力している。ここで
は、プログラムの３ステツプ目に、３ステツプ目へのジ
ャンプ命令が書かれており、２ステップ口実行終了以降
、データ出力の値が変わっていないのがわかる。次のり
セント信号の立ち下がりの時の出力データが演算結果と
なる。ここでは、リセット信号とクロンク信号とは非同
期であっても良く、ただし、リセット信号はプログラム
の実行ステップ以上の間隔とする必要がある。

発明が解決しようとする課題 従来ではプログラムの最後にはソフトウェア的に最後の
ステップにジャンプするプログラムを入れねばならずプ
ログラムとしてトリツキ−でわかりにくいものとなって
いた。また、プログラムがいつ終了したかについてもジ
ャンプ命令を代用していたためわからなかった。本発明
はかかる点に鑑みてなされたものでジャンプ命令を使用
せずにデータ出力を可能とし、かつプログラムの終了も
わかるようにすることを目的としている。

課題を解決するための手段 本発明では上記問題点を解決するために、プログラムメ
モリにプログラム終了のためのビットを追加し、かつ、
次のステップを選択するマルチプレクサの入力を１人力
追加して３人力とし、追加したマルチプレクサの入力に
現在読み出し中のアドレスを入力し、先のプログラム終
了のためのビｌｈによっても３人力のマルチプレクサが
制御されるようにすることで実現している。

作用 演算回路を制御するためのプログラムメモリと該プログ
ラムメモリの読み出しアドレスを制御するプログラム制
御回路を有し、このプログラムメモリのプログラム終了
の信号によってアドレス制御回路が現在の読み出しアド
レスを次の読み出しアドレスとなる。

実施例 第１図は本発明のブロック図である。高速な演算ブロッ
ク１は外部のクロック速度の遅いプロ。

りからのデータを演算回路２のデータ入力より取り込み
、プログラムメモリ３のプログラムに従い演算した結果
を演算回路２のデータ出力より出力するものである。

本発明を構成するものはマルチプレクサ８、プログラム
メモリ９とプログラム終了フェッチラッチ１０を除き従
来例のものと全く同じものである。

プログラムメモリ９は従来例のものにくらベプログラム
終了用の１ビツトが増加しており、プログラム終了端子
としてプログラムフェッチラッチ１０を介して外部に出
力されている。ただし、プログラムメモリ９において命
令に空きがあるときにはその空きをプログラム終了を示
しているとして用いても良い。また、この信号は、従来
例でのマルチプレクサ５に相当するマルチプレクサ８の
制御信号として与えられている。このマルチプレクサ８
は、２人力から３人力へと選択できる入力が１つ多くな
っており、増加した入力はプログラムメモリ９にアドレ
スを与えるアドレスラッチ４の出力に接続されている。

まず、リセｙ）信号の立ち上がりによって演算回路２に
データ入力信号が取り込まれる。それと同時にアドレス
ラッチ４がリセットされ出力が０となりプログラムメモ
リ９のアドレス０を読み出す。アドレスラッチ４の出力
は加算器（ＡＤＤ）６の一方の入力に接続されており加
算器６のもう一方の入力には１が与えられており、加算
器６の出力は次のアドレスの値１が出力されている。加
算器６の出力は３人カマルチプレクサ８の１つの入力に
接続されており、このマルチプレクサ８の残りの入力は
、１つはプログラムメモリ９の出力でジャンプ命令を行
うときのアドレスとなる出力ビットが接続され、もう１
つは、アドレスラッチ４の出力に接続されている。この
マルチプレクサ８の出力はアドレスラッチ４の入力に接
続されている。

リセット信号が立ち下がり、クロック信号の最初の立ち
上がりでプログラムメモリ９よりブリフェッチラッチ７
にプログラムが取り込まれ、演算回路２に供給され、ス
テップＯが実行される。それと同時にアドレスラッチ４
に次のアドレスが取り込まれプログラムメモリ９のアド
レス端子に与えられる。クロック信号の次の立ち上がり
で、ステップＯの実行結果が演算回路２より出力される
。

それと同時に、演算回路２でステップ１の実行が行われ
る。

ジャンプ命令については、従来と同じく行われプログラ
ムメモリ９より供給されるジャンプ制御イ言号によって
マルチプレクサ８が、プログラムメモリ９より供給され
るジャンプアドレスを選択し、アドレスラッチ４に与え
られることで行われる。

ここで２ステシブ、でプログラムがぶ冬わり３ステツプ
目にプログラム終了ビットがＨＩＧＨとなる場合を考え
る。このプログラム終了ビットはプログラムの終了の次
のステップのみＨＩＧＨにし、他のステップではすべて
ＬＯＷとしている。

演算回路２がステップ２を実行しており、同時にプログ
ラムメモリ９より、ステップ３のプログラムを読み出し
てす６つ、読み出されたプログラムメモリ９の出力の１
つであるプログラム終了信号はＨＩＧＨとなる。この時
、マルチプレクサ８は、アドレスラッチ４の出力を選択
し、次のクロックでもアドレスラッチ４の出力は同じア
ドレスを出力するようになる。すなわち、プログラム終
了信号がＨＩＧＨとなったことで実行中のアドレスにジ
ャンプしたことと同じ動作となる。このことで演算回路
２の実行が他のステップに進まなくなり出力データを外
部に渡すことが可能となる。また、プログラム終了信号
はプログラムフェッチラッチ１０を介して出力されてお
り、この信号によりプログラムが終了したかどうかが外
部より知ることができる。

リセット信号が、リセット信号に非同期であっても良い
。ただし、実行プログラムステップより長い周期のリセ
ット信号である必要があり、それはプログラム終了信号
により確認できる。

発明の効果 以上述べてきたように、本発明によれば、従来方式のよ
うに、プログラム上のジャンプ命令によるループという
トリツキ−なプログラムを用いることなくプログラム終
了命令を可能とすることでプログラムの＠潔性の向上と
外部にプログラム終了を知らせることも合わせて可能と
することでブロック間の接続性の向上が計れ、実用的に
きわめて膏用である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明でのタイミングチャート図、第３図は従来例を示
すブロック図、第４図は従来例でのタイミングチャート
図である。 ｌ１１１１・高速な演算ブロック、２・・・演算回路、
４・−・アドレスラッチ、６・番・加算回路、８・Φ１
１３人カマルチプレクサ、７，８・・・フェッチラッチ
０ 代理人の氏名　弁護士　栗野重孝　はか１名ｗ汐

Claims (1)

【特許請求の範囲】
1. 演算回路を制御するためのプログラムメモリと、該プロ
   グラムメモリの読み出しアドレスを制御するプログラム
   制御回路を有し、該プログラムメモリにおいて、プログ
   ラム終了を得る手段を有し、プログラム終了を得る該信
   号によって、プログラム制御回路が現在の読み出しアド
   レスを次の読み出しアドレスとすることを特徴とする制
   御回路。